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KR100750978B1 - 휨과 구부러짐이 적은 층 구조의 반도체 웨이퍼 및 그 제조방법 - Google Patents

휨과 구부러짐이 적은 층 구조의 반도체 웨이퍼 및 그 제조방법 Download PDF

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KR100750978B1
KR100750978B1 KR1020050078691A KR20050078691A KR100750978B1 KR 100750978 B1 KR100750978 B1 KR 100750978B1 KR 1020050078691 A KR1020050078691 A KR 1020050078691A KR 20050078691 A KR20050078691 A KR 20050078691A KR 100750978 B1 KR100750978 B1 KR 100750978B1
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마르쿠스 블리츠
로베르트 횔츨
라인홀트 발리히
안드레아스 후베르
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실트로닉 아게
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Abstract

본 발명은 실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼로서, 상기 반도체 웨이퍼는 적어도 하나의 RTA 단계를 포함하는 층 전사 공정에 의해 제조되고, 30㎛ 미만의 휨(warp), 30㎛ 미만의 델타와프(DeltaWarp), 10㎛ 미만의 구부러짐(bow) 및 10㎛ 미만의 델타바우(DeltaBow) 특성을 가진 것을 특징으로 하는 반도체 웨이퍼에 관한 것이다.
또한, 본 발명은 이러한 형태의 반도체 웨이퍼를 열처리에 의해 제조하는 방법에 관한 것이다.
반도체 웨이퍼, 캐리어 웨이퍼, 휨, 구부러짐, BMD 밀도, 격자간 산소 농도

Description

휨과 구부러짐이 적은 층 구조의 반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER WITH LAYER STRUCTURE WITH LOW WARP AND BOW, AND PROCESS FOR PRODUCING IT}
도 1은 특허문헌 EP1158581A1에 개시되어 있는 실리콘층의 전사 및 열처리에 의해 제조된 SOI 웨이퍼의 전형적인 불균질한 BMD 분포를 나타낸다.
도 2는 비교를 위해 종래의 연마된 CZ 실리콘 웨이퍼의 상이하고 매우 균질한 BMD 분포를 나타낸다.
도 3은 특허문헌 EP1158581A1에 따른 SOI 웨이퍼를 제조하는 동안 일어나는 모든 열처리 및 격자간 산소의 농도, BMD 밀도 및 평균 BMD 반경의 변동 과정을 나타낸다. 점선(7)은 SOI 웨이퍼 제조 시의 온도 프로파일을 나타내고, 실선(8)은 BMD 밀도의 상용 대수를 나타낸다.
도 4는 본 발명에 따른 제2 방법에 대해 도 3에 도시된 변형을 나타내며, 여기서 열처리는 2단계로 수행된다. 점선(7)은 역시 SOI 제조 시의 온도 프로파일을 나타내고, 실선(8)은 BMD 밀도의 상용 대수를 나타낸다.
도 5는 실시예에서 이용한 최신 부품 공정의 온도 프로파일을 나타낸다.
본 발명은 적어도 하나의 RTA 단계를 포함하는 층 전사 공정에 의해 제조되고, 실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼로서, 미처리 상태에서 뿐 아니라 임의의 소망하는 부품 공정이 실행된 후에도 휨과 구부러짐이 적은 반도체 웨이퍼에 관한 것이다. 본 발명은 또한 그러한 반도체 웨이퍼의 제조 방법에 관한 것이다.
SOI(절연체 상의 실리콘) 웨이퍼는 일반적으로 공여체 웨이퍼로부터 캐리어 웨이퍼(핸들 웨이퍼 또는 베이스 웨이퍼로도 알려져 있음)로 실리콘층을 전사함으로써 제조된다. 실리콘층의 전사에 의해 SOI 웨이퍼를 제조하는 방법은, 예컨대 특허문헌 EP533551A1, WO98/52216A1 또는 WO03/003430A2 등에 기재되어 있다. SOI 웨이퍼는 캐리어 웨이퍼 및 캐리어 웨이퍼에 결합된 단결정 실리콘 커버층(상층 또는 디바이스층으로도 알려져 있음)을 포함하여 구성된다. 실리콘 커버층은 전자 부품의 제조를 목적으로 한 활성층으로서 설명되는 것이다. 실리콘 커버층은, 예를 들면 실리콘 산화물로 이루어진 전기 절연성 중간층(이러한 측면에서 중간층은 매몰된 산화물층(buried oxide layer; BOX)이라 지칭됨)을 거쳐 일반적으로 단결정 실리콘으로 이루어진 캐리어 웨이퍼에 결합되어 있다. 캐리어 웨이퍼는 보통 연마된 실리콘 웨이퍼이다. 이 웨이퍼는 일반적으로 초크랄스키 결정 인상 공법(CZ 공법)의 보조 하에 제조된 실리콘 단결정으로부터 얻어진다. 이 형태의 웨이퍼를 이하에서 CZ 실리콘 웨이퍼라 지칭한다.
사용되는 공여체 웨이퍼는 전형적으로, 낮은 결함 밀도(defect density)를 보장하기 위해 완벽한 실리콘 웨이퍼라 알려져 있다.
이러한 형태의 SOI 웨이퍼는 특히 높은 스위칭 속도와 낮은 전력 소비가 중요한 최신 집적 회로(advanced IC)의 제조용 출발물질로 이용된다. 표면 조도(roughness)를 감소시키기 위해, SOI 웨이퍼를, 예컨대, 급속 열적 어닐(rapid thermal anneal; RTA) 처리와 같이 열처리하는 것이 통례이다. 그 밖의 방법으로는, 예를 들어 EP1158581A1에 개시되어 있는 바와 같이, SOI 웨이퍼를 먼저 RTA 처리한 다음 배치 퍼니스(batch furnace)라 알려져 있는 추가 열처리를 실행하는 것도 공지되어 있다. 이 방법은 서로 평행하게 장착된 다수의 SOI 웨이퍼를 배치 퍼니스에서 동시에 열처리한다.
그러나, 이 방법으로 제조되는 SOI 웨이퍼는 열처리 공정중, 그리고 전자 부품의 후속 제조 과정의 일부로서 행하는 추가 열처리 공정중에 변형되는 결점을 가진다. 이 때문에 전자 부품의 제조가 심각하게 복잡해진다: 즉, 포토리소그래피 도중, 노출시킬 SOI 웨이퍼는 노출 과정중에 표면을 가능한 한 평면으로 유지하기 위해 진공 웨이퍼 홀더에 흡착된다. 이것은 SOI 웨이퍼 상의 마스크 패턴의 촬상이 가능한 한 정확하도록 보장하려는 것이다. 웨이퍼가 변형되면, 진공 웨이퍼 홀더에 완전히 흡착될 수 없으며, 결과적으로 표면은 노출 공정중에 평탄하지 않은 것이다. 이 경우에, SOI 웨이퍼의 모든 영역에서, 표면 상에 섬세하게 구획된 마스크 패턴을 촬상할 수 없다. 또한 이것은 SOI 웨이퍼에 전사된 마스크 패턴에 측방향 오프셋을 유발할 수 있으며, 그 결과 인접 부품들이 중첩됨으로써 기능을 상 실하게 된다.
SOI 웨이퍼의 변형을 가장 잘 설명하는 한편 포토리소그래피에 있어서 매우 중요한 파라미터는 전체적 형상(global shape)이다. 웨이퍼의 전체적 형상은 이하에서 두 가지 파라미터, 즉 휨과 구부러짐으로 설명된다. "휨"이라 함은, SOI 웨이퍼 상의 임의의 지점과, 외력을 받지 않은 상태로 장착된 SOI 웨이퍼의 무게 중심을 통과하는 평면 사이의 최대 편차를 의미하는 것으로 이해해야 한다. 이 파라미터의 정확한 정의는 표준 ASTM F1390에 기재되어 있다. "구부러짐"이라 함은, 외력을 받지 않은 상태로 장착된 SOI 웨이퍼 상의 임의의 지점과, 웨이퍼 상에 이등변삼각형을 이루는 세 점으로 정의되는 면 사이의 최대 편차를 의미하는 것으로 이해해야 한다. 구부러짐 파라미터는 표준 ASTM F534에 정의되어 있다. 구부러짐은 일반적으로 휨에 포함되며, 휨보다 더 클 수는 없다.
많은 열처리 단계의 보조 하에 복잡한 층 구조의 적용을 포함하는 전자 부품의 제조 시, 변형은 두 가지 이유로 발생되며, 그 자체는 휨과 구부러짐 파라미터에서의 열화로 나타난다: 그 첫째로, 불가피하게 어느 정도의 응력을 수반하는 SOI 웨이퍼(예컨대, 실리콘 캐리어 웨이퍼, 실리콘 산화물의 절연층, 실리콘층)의 층 구조가 휨과 구부러짐의 형성을 증가시킨다. 전술한 방법에 의해 제조된 SOI 웨이퍼는 부품 제조 시 플라스틱 성질의 변화를 추가로 나타내며, 이것은 캐리어 웨이퍼 내의 산소 침전물(이하에서 BMD, 즉 벌크 미세결함(bulk microdefect)라 칭함)의 형성과 성장에 의해 발생된다. 이러한 플라스틱 성질의 변화는 휨과 구부러짐의 증가로 이어진다. 이러한 효과는 훨씬 단순한 실리콘 웨이퍼의 경우(즉, 층 구 조가 없는 것)에 대한 것이지만, 예를 들면, A. Giannattasio, S. Senkader, S. Azam, R.J. Falster, P.R. Wilshaw: The use of numerical simulation to predict the unlocking stress of dislocations in CZ-silicon wafers, Microelectronic Engineering 70 (2003), pp. 125-130 또는 K. Jurkschat, S. Senkader, P.R. Wilshaw, D. Gambaro, R.J. Falster: Onset of slip in silicon containing oxide precipitates, J. Appl. Phys. Vol, 90, No. 7 (2001), pp. 3219-3225에 기술되어 있다. 이들 문헌은 격자간(interstitial) 산소 농도와 미끄러짐 이동도(slippage mobility) 사이의 관계를 설명한다: 즉, 격자간 산소 농도가 높을수록 실리콘 웨이퍼는 변형에 대해 더 내성을 갖게 된다. 그러므로, 격자간 산소 농도는 산소 침전에 의해 크게 영향을 받을 수 있다.
이하에 제시되는 설명에서, 부품 공정에서의 SOI 웨이퍼의 이러한 추가적 변형은 오로지 SOI 웨이퍼의 플라스틱 성질의 변화에 의해 일어나는 것으로서, 델타와프(DeltaWarp) 또는 델타바우(DeltaBow)라 칭한다.
본 발명은 포토리소그래피 및 그와 관련된 수율 저하의 문제를 피하기 위해서 부품 제조 이전에 SOI 웨이퍼의 휨 값과 구부러짐 값, 그리고 부품 공정에서의 DeltaWarp 및 DeltaBow를 최소로 하는 것을 과제로 한다.
상기 과제는, 적어도 하나의 RTA 단계를 포함하는 층 전사 공정에 의해 제조되고, 실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층 을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼로서, 30㎛ 미만의 휨, 30㎛ 미만의 DeltaWarp, 10㎛ 미만의 구부러짐 및 10㎛ 미만의 DeltaBow 특성을 가진 반도체 웨이퍼에 의해 달성된다.
상기 반도체 웨이퍼의 캐리어 웨이퍼는 1×103/㎠ 내지 1×106/㎠ 범위의 BMD 밀도를 갖는 것이 바람직하다.
상기 과제는 또한, 실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼로서, 30㎛ 미만의 휨, 10㎛ 미만의 구부러짐 특성을 가지며, 상기 캐리어 웨이퍼가 1×103/㎠ 내지 1×106/㎠ 범위의 BMD 밀도를 갖는 반도체 웨이퍼에 의해 달성된다.
출발 상태에서의 낮은 휨과 구부러짐 값, 그리고 부품 공정에서의 열처리 후 낮은 DeltaWarp 및 DeltaBow 값 때문에, 본 발명에 따른 반도체 웨이퍼는 포토리소그래피를 위한 매우 넓은 공정 윈도우(process window) 및 부품 제조에서의 매우 높은 총 수율을 제공한다.
본 발명에 따른 반도체 웨이퍼의 휨은 20㎛ 미만이고 구부러짐은 5㎛ 미만인 것이 바람직하다. 또한, 전자 부품 제조 후의 본 발명에 따른 반도체 웨이퍼의 DeltaWarp 값은 20㎛ 미만이 바람직하고, DeltaBow 값은 5㎛ 미만이 바람직하다. 본 발명에 따른 반도체 웨이퍼의 캐리어 웨이퍼의 BMD 밀도는 1×103/㎠ 내지 1×105/㎠ 범위인 것이 특히 바람직하다. 또한, BMD 밀도가 가능한 한 균질한 것이 바 람직하고, 특히 캐리어 웨이퍼의 체적 전체의 BMD 밀도가 캐리어 웨이퍼의 체적 전체의 평균 BMD 밀도로부터 50% 이하의 편차를 갖는 것이 바람직하다.
본 발명에 따른 반도체 웨이퍼의 캐리어 웨이퍼는 1∼1000Ω㎝ 범위의 비저항을 갖는 것이 바람직하다.
바람직하기로는, 본 발명에 따른 반도체 웨이퍼의 캐리어 웨이퍼는 3×1017/㎤ 내지 8×1017/㎤ 범위의 격자간 산소 농도, 1×1013/㎤ 내지 5×1015/㎤ 범위의 질소 농도를 갖는다. 특히, 5×1017/㎤ 내지 7×1017/㎤ 범위의 격자간 산소 농도와 1×1013/㎤ 내지 5×1015/㎤ 범위의 질소 농도와 함께 사용하는 것, 3×1017/㎤ 내지 8×1017/㎤ 범위의 격자간 산소 농도와 5×1014/㎤ 내지 5×1015/㎤ 범위의 질소 농도와 함께 사용하는 것, 그리고 3×1017/㎤ 내지 5×1017/㎤ 범위의 격자간 산소 농도와 5×1014/㎤ 내지 5×1015/㎤ 범위의 질소 농도와 함께 사용하는 것이 바람직하다.
본 발명은, 적어도 하나의 RTA 단계를 포함하는 층 전사 공정에 의해 제조되고, 실리콘으로 만들어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는 모든 형태의 반도체 웨이퍼를 포함한다. 상기 전기 절연층은 실리콘 산화물로 이루어지는 것이 바람직하지만, 다른 적합한 절연체로 이루어질 수도 있다. 반도체층은 반도체 물질, 바람직하게는 단결정 실리콘으로 이루어진다. 이와 관련하여, 반도체 웨이퍼가 실리콘 박막을 공여체 웨이퍼로부터 또 다른 웨이퍼인 캐리 어 웨이퍼로 전사하는 공정에 의해 제조되는 경우에는 캐리어 웨이퍼를 참조할 수 있다. 공지된 SIMOX 공법, 즉 층이 캐리어 웨이퍼에 전사되지 않고 산소 이온을 주입한 다음 열처리하는 방법에 의해 제조되는 SOI 웨이퍼는 본 발명의 관점에서의 캐리어 웨이퍼를 갖지 않으므로, 본 발명의 응용 영역에 포함되지 않는다.
본 발명에 따른 반도체 웨이퍼는 이하에 설명하는 방법에 의해 제조될 수 있다:
본 발명에 따른 제1 방법은, 반도체 웨이퍼의 온도가 1,100℃ 내지 1,250℃ 범위에 도달할 때까지 초당 10∼200℃의 가열 속도로 반도체 웨이퍼를 가열한 다음, 이 온도 범위에서 5초 내지 300초 동안 유지시키고, 이어서 초당 0.5∼25℃의 냉각 속도로 냉각하는 반도체 웨이퍼의 열처리 단계를 포함한다.
상기 냉각 속도는 초당 0.5∼15℃의 범위인 것이 바람직하다.
본 발명에 따른 제2 방법은, 반도체 웨이퍼의 온도가 1,100℃ 내지 1,250℃의 제1 온도 범위에 도달할 때까지 초당 10∼200℃의 가열 속도로 반도체 웨이퍼를 가열한 다음, 상기 제1 온도 범위에서 5초 내지 300초의 제1 기간 동안 유지시키고, 이어서 온도가 1,000℃ 내지 1,150℃의 제2 온도 범위에 도달할 때까지 초당 10∼150℃의 제1 냉각 속도로 냉각하고, 이어서 상기 제2 온도 범위에서 10초 내지 300초의 제2 기간 동안 유지시킨 다음, 초당 10∼150℃의 제2 냉각 속도로 더 냉각하는 반도체 웨이퍼의 열처리 단계를 포함한다.
본 발명에 따른 제3 방법은, 반도체 웨이퍼의 온도가 1,100℃ 내지 1,250℃의 제1 온도 범위에 도달할 때까지 초당 10∼200℃의 제1 가열 속도로 반도체 웨이 퍼를 가열한 다음, 상기 제1 온도 범위에서 5초 내지 300초의 제1 기간 동안 유지시키고, 이어서 초당 10∼150℃의 제1 냉각 속도로 냉각하는 반도체 웨이퍼의 제1 열처리 단계, 및
반도체 웨이퍼의 온도가 1,000℃ 내지 1,150℃의 제2 온도 범위에 도달할 때까지 초당 10∼200℃의 제2 가열 속도로 반도체 웨이퍼를 가열한 다음, 상기 제2 온도 범위에서 10초 내지 300초의 제2 기간 동안 유지시키고, 이어서 초당 10∼150℃의 제2 냉각 속도로 냉각하는 반도체 웨이퍼의 제2 열처리 단계를 포함한다.
상기 제2 및 제3 방법에서, 상기 제2 기간은 30초 내지 120초 범위인 것이 바람직하다.
본 발명에 따른 제4 방법은, 12,000ppm을 초과하는 양의 산소를 함유하는 분위기에서, 온도가 1,100℃ 내지 1,250℃ 범위에 도달할 때까지 초당 10∼200℃의 가열 속도로 반도체 웨이퍼를 가열한 다음, 상기 온도 범위에서 5초 내지 300초의 기간 동안 유지시키고, 이어서 초당 10∼150℃의 냉각 속도로 냉각하는 반도체 웨이퍼의 열처리 단계를 포함한다.
본 발명에 따른 제4 방법에서의 분위기는 산소 이외에 불활성 가스 또는 복수의 불활성 가스의 혼합물을 함유하는 것이 바람직하다. 바람직한 불활성 가스는 아르곤이다. 산소의 함량은 20,000ppm 이상인 것이 바람직하다.
본 발명에 따른 모든 방법은 적절히 조절된 열처리의 이용에 기초하며, 보다 구체적으로는 본 발명에 따른 반도체 웨이퍼의 제조 방법의 일부로서 RTA 처리의 이용에 기초한다.
본 발명의 측면에서, RTA 처리는 신속 열처리를 의미하는 것으로 이해해야 한다. RTA 처리는 어느 특정한 장치에서 수행되는 것으로 제한되지 않는다; 예컨대, 램프 퍼니스, 에피택시 반응기, 또는 요구되는 높은 가열 속도와 냉각 속도가 가능한 적합한 장치를 이용할 수 있다. 상기 열처리는 다음과 같은 가스를 1종 이상 함유하는 분위기 하에서 이루어질 수 있다: 질소, 산소, 수소 및 이들 원소가 서로 결합된 화합물, 불활성 가스(예; 아르곤), 실란 또는 클로로실란. 그러나, 본 발명에 따른 제4 방법에서, 상기 분위기는 요구되는 산소 함량을 반드시 포함해야 한다. 또한, 상기 열처리는 여러 가지 가스 압력(대기압 미만, 대기압 또는 대기압보다 높은 압력) 하에서 수행될 수 있다. 특허문헌 EP1158581A1에 개시된 배치 퍼니스에서의 후속 열처리는 필요하지 않다.
본 발명에 따른 모든 방법은 BMD 밀도의 감소 및 BMD 심도 프로파일의 적절한 변화를 제공한다. 이에 따라 반도체 웨이퍼는 반도체 웨이퍼 자체의 제조 공정 또는 이어지는 부품 공정을 막론하고 열적 공정에서의 구부러짐과 휨의 형성에 더 내성을 갖게 된다.
본 발명에 따른 네 가지 방법은 적합한 방식으로 결합할 수도 있다.
도면을 참조하여 이하에서 본 발명을 보다 구체적으로 설명한다.
본 발명에 따른 반도체 웨이퍼, 예컨대 SOI 웨이퍼의 열처리에서의 변화는 제조된 직후 및 전자 부품의 제조 시 및 제조 후에 있어서, 휨과 구부러짐에 대한 값을 현저히 감소시킨다. 따라서 DeltaWarp 및 DeltaBow도 마찬가지로 상당히 감소된다. 특히, 본 발명에 따른 방법에 의하면, 휨에 대해 30㎛ 미만의 값, 바람직 하게는 20㎛ 미만의 값을 얻을 수 있고, 구부러짐에 대해 10㎛ 미만의 값, 바람직하게는 5㎛ 미만의 값을 얻을 수 있다. 마찬가지로, DeltaWarp에 대해서 30㎛ 미만의 값, 바람직하게는 20㎛ 미만의 값이 얻어지고, DeltaBow에 대해서 10㎛ 미만의 값, 바람직하게는 5㎛ 미만의 값이 얻어진다. 이것은 전자 부품의 제조중에는 웨이퍼의 변형이 매우 적다는 것을 의미한다.
BMD에 대한 반도체 웨이퍼의 파쇄 에지 분석(도 1 참조)은 본 발명에 따른 열처리가 캐리어 웨이퍼의 BMD 밀도에 큰 영향을 갖는다는 것을 나타낸다. EP1158581A1에 따른 열처리로는 1×106/㎠ 이상의 BMD 밀도가 확인된다. 또한, 캐리어 웨이퍼의 BMD 밀도는 웨이퍼 전면(1) 부근이 웨이퍼 이면(3) 부근보다 여러 배 더 높다. 대조적으로, 본 발명에 따른 열처리를 이용하면, 1×106/㎠ 미만, 바람직하게는 1×105/㎠ 미만의 비교적 균질한 BMD 밀도를 얻을 수 있다. 본 발명에 따른 반도체 웨이퍼의 BMD 밀도는, 바람직하게, 캐리어 웨이퍼의 전체 체적에 걸쳐 형성된 평균값으로부터 50% 이하의 편차를 갖는다.
BMD 밀도의 감소는 플라스틱 성질에 바람직한 영향을 갖는다. 이것은 격자간 산소 농도의 증가에 기인한다. 또한, 본 발명에 따른 열처리는 BMD 밀도의 균질성을 변화시키며, 이것은 SOI 웨이퍼의 층 응력에 대해 유익한 효과를 갖는다.
종합하여 고찰하면, 상기 효과는 SOI 공정 직후이거나 부품 제조에 수반된 열처리 도중이거나 관계없이 전술한 구부러짐과 휨의 감소를 가져온다. 이에 따라 전술한 포토리소그래피 문제들이 해소될 수 있다.
본 발명의 또 다른 이점은 SOI 웨이퍼의 열처리에 대해 필요한 변화는 간단히 구현할 수 있고, 완성품 SOI 웨이퍼의 다른 중요한 파라미터에 대해 해로운 부작용이 없는 점이다.
종래의 기술에서는 기계적 성질에 영향을 주는 모든 변수, 특히 실리콘 웨이퍼의 변형 내성을 동시에 고려하는 일반적으로 유효한 모델이 개시되어 있지 않다. 이점은 특히, 실리콘층의 전사에 의해 제조되고 캐리어 웨이퍼, 전기 절연층 및 반도체층을 포함하여 구성되는 층 구조를 가진 반도체 웨이퍼에 대해서 훨씬 크게 적용된다.
특수한 열 이력을 이면에 가진 것으로 지칭되는 SOI 웨이퍼는 특수한 BMD를 형성하게 된다. 도 1은 이러한 형태의 SOI 웨이퍼에서의 BMD 분포를 나타낸다. 상기 분포는 매우 불균일하며 웨이퍼 이면(3) 부근에서는 비교적 낮은 BMD 밀도를 나타내지만 웨이퍼 전면(1) 부근에서는 여러 배 더 높은 BMD 밀도를 나타낸다. 웨이퍼 전면은 전자 부품의 제조를 위해 예정되어 있는 실리콘 박막을 가진다. 전반적으로 BMD 밀도는 웨이퍼 전면(1)으로부터 웨이퍼의 중심(2)으로 갈수록 감소되어 웨이퍼 이면(3) 방향으로는 더욱 감소된다. 대조적으로, 종래의 CZ 실리콘 웨이퍼(도 2), 즉 초크랄스키법을 이용하여 인상된 실리콘 단결정으로 제조된 층 구조를 갖지 않은 실리콘 웨이퍼에서의 BMD 밀도의 분포는 비교적 균질하며 상이한 프로파일을 가진다: 즉, BMD 밀도가 웨이퍼의 중심(5)으로부터 웨이퍼 전면(4)과 웨이퍼 이면(6) 양 방향으로 감소된다.
또한, SOI 웨이퍼는 에피택셜층, 다결정 실리콘층 또는 실리콘 산화물층을 가진 웨이퍼에서와 유사한 층 응력을 나타내는 층 구조를 갖는다.
두 가지 효과, 즉 내포된 층 응력 및 불균질한 결함 분포를 종합하면 종래의 CZ 실리콘 웨이퍼와 크게 다른 전체적 형상 측면에서 복잡한 거동을 나타내게 된다.
공여체 웨이퍼의 잔여부로부터 분리되는 결과로서 어느 정도의 거칠기를 가진 전사된 실리콘층의 표면을 충분히 평탄하게 만들기 위해 종래 기술에 따라 RTA 처리가 이용된다. 종래 기술에 따르면, 이 RTA 처리는 그 이상의 목적이 없다(EP1158581A1 참조). 따라서 이러한 RTA 처리를 변형하는 것으로는 전술한 포토리소그래피 문제를 해결하는 것이 명확하지 않다.
[실시예]
다음에 제시하는 실시예와 비교예에 있어서, 직경이 300mm인 총 9개 층을 가진 전사 SOI 웨이퍼(단결정 실리콘, 실리콘 산화물로 이루어진 절연층 및 실리콘층이 표면에 형성된 캐리어 웨이퍼를 포함하는 것)에 대해 여러 가지 RTA 처리를 실시했다. RTA 처리 후에 BMD 밀도 및 휨을 측정했다. 그 결과를 표 1의 "SOI 공정 직후" 항목의 난에서 알 수 있다. 이러한 측정을 행한 후, SOI 웨이퍼를 최신 전자 부품의 제조 공정에서 전형적인 온도 프로파일로 열처리했다. 이 온도 프로파일(단위: ℃)는 시간의 함수로서 도 5에 예시되어 있다. 이 열처리 후에 휨과 BMD 밀도를 한번 더 측정했다. 그 결과를 표 1의 "부품 공정 후" 항목의 난에서 알 수 있다.
[표 1]
SOI 공정 직후 부품 공정 후
실시예 BMD 밀도 [1×106/㎠] 휨 [㎛] BMD 밀도 [1×106/㎠] 휨 [㎛]
C 2.03 40.3 2.41 54.7
1A 0.09 15.2 0.09 16.5
1B 0.01 18.1 0.02 19.3
2A 0.08 14.8 0.09 15.4
2B 0.01 19.5 0.01 21.2
3A 0.01 17.5 0.02 17.9
3B 0.03 22.6 0.04 24.7
4A 0.04 21.5 0.04 22.2
4B 0.01 20.9 0.01 21.1
비교예(C): 종래 기술에 따라 질소 분위기에서 RTA 처리를 행했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하는 1단계로 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 1A: 본 발명의 제1 방법에 따라 질소 분위기에서 RTA 처리를 실시했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하는 1단계로 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 15℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 1B: 본 발명의 제1 방법에 따라 질소 분위기에서 RTA 처리를 실시했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하는 1단계로 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 5℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 2A: 본 발명의 제2 방법에 따라 질소 분위기에서 RTA 처리를 2단계로 실시했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하여 행 했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 1,000℃까지 냉각시켰다. 그런 다음, 상기 SOI 웨이퍼를 1,000℃에서 90초 동안 유지시킨 후, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 2B: 본 발명의 제2 방법에 따라 질소 분위기에서 RTA 처리를 2단계로 실시했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하여 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 1,050℃까지 냉각시켰다. 그런 다음, 상기 SOI 웨이퍼를 1,050℃에서 240초 동안 유지시킨 후, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 3A: 본 발명의 제3 방법에 따라 질소 분위기에서 RTA 처리를 2단계로 실시했다. 상기 RTA 처리의 제1 단계는 가열 속도 100℃/s 하에 1,200℃까지 가열하여 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 실온까지 냉각시켰다. 그런 다음, RTA 처리의 제2 단계를 가열 속도 100℃/s 하에 1,100℃까지 가열하여 행했다. 이어서 SOI 웨이퍼를 이 온도에서 90초 동안 유지시킨 후, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 3B: 본 발명의 제3 방법에 따라 질소 분위기에서 RTA 처리를 2단계로 실시했다. 상기 RTA 처리의 제1 단계는 가열 속도 100℃/s 하에 1,200℃까지 가열하여 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 실온까지 냉각시켰다. 그런 다음, RTA 처리의 제2 단계를 가열 속도 100℃/s 하에 1,100℃까지 가열하여 행했다. 이어서 SOI 웨이퍼를 이 온도에서 60초 동안 유지시킨 후, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 4A: 본 발명의 제4 방법에 따라, 15,000ppm의 산소를 함유한 질소 분위기에서 RTA 처리를 실시했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하는 1단계로 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
실시예 4B: 본 발명의 제4 방법에 따라, 20,000ppm의 산소를 함유한 질소 분위기에서 RTA 처리를 실시했다. 이 때의 RTA 처리는 가열 속도 100℃/s 하에 1,200℃까지 가열하는 1단계로 행했다. 이어서, SOI 웨이퍼를 이 온도에서 10초 동안 유지한 다음, 100℃/s의 냉각 속도로 실온까지 냉각시켰다.
표 1로부터, 실시예 1A 내지 4B에 따라 열처리한 SOI 웨이퍼는 이러한 열처리의 결과로 비교예의 SOI 웨이퍼보다 훨씬 낮은 BMD 밀도 및 휨 값을 갖는 것을 알 수 있다. 본 발명에 따른 SOI 웨이퍼의 BMD 밀도 및 휨 값은 또한 전자 부품의 제조 후에도 사실상 변하지 않는다. 이와는 대조적으로, 비교예에 따른 SOI 웨이퍼로 부품 제조 시에는 BMD 밀도와 휨이 모두 크게 증가했다. 따라서, 본 발명의 방법에 따라 제조된 SOI 웨이퍼는 종래 기술에 따른 SOI 웨이퍼에 비해 현저히 낮은 휨 값과 DeltaWarp 값을 갖는다.
본 발명에 의하면 휨과 구부러짐 현상이 적은 반도체 웨이퍼를 제조할 수 있으며, 그에 따라 포토리소그래피 및 그와 관련된 수율 저하의 문제를 해소할 수 있다.

Claims (18)

  1. 실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼로서,
    상기 반도체 웨이퍼는 적어도 하나의 RTA 단계를 포함하는 층 전사 공정에 의해 제조되고,
    30㎛ 미만의 휨(warp), 30㎛ 미만의 델타와프(DeltaWarp), 10㎛ 미만의 구부러짐(bow) 및 10㎛ 미만의 델타바우(DeltaBow) 특성을 가진 것을 특징으로 하는
    반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 캐리어 웨이퍼가 1×103/㎠ 내지 1×106/㎠ 범위의 BMD 밀도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  3. 실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼로서,
    상기 반도체 웨이퍼는 30㎛ 미만의 휨과 10㎛ 미만의 구부러짐 특성을 가지고, 상기 캐리어 웨이퍼는 1×103/㎠ 내지 1×106/㎠ 범위의 BMD 밀도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    20㎛ 미만의 휨 특성을 가진 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    5㎛ 미만의 구부러짐 특성을 가진 것을 특징으로 하는 반도체 웨이퍼.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어 웨이퍼가 1×103/㎠ 내지 1×105/㎠ 범위의 BMD 밀도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어 웨이퍼가 3×1017/㎤ 내지 8×1017/㎤ 범위의 격자간(interstitial) 산소 농도 및 1×1013/㎤ 내지 5×1015/㎤ 범위의 질소 농도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  8. 제7항에 있어서,
    상기 캐리어 웨이퍼가 5×1017/㎤ 내지 7×1017/㎤ 범위의 격자간 산소 농도 를 가진 것을 특징으로 하는 반도체 웨이퍼.
  9. 제7항에 있어서,
    상기 캐리어 웨이퍼가 5×1014/㎤ 내지 5×1015/㎤ 범위의 질소 농도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  10. 제9항에 있어서,
    상기 캐리어 웨이퍼가 3×1017/㎤ 내지 5×1017/㎤ 범위의 격자간 산소 농도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어 웨이퍼의 체적 전체의 상기 BMD 밀도가 상기 캐리어 웨이퍼의 체적 전체의 평균 BMD 밀도로부터 50% 이하의 편차를 갖는 것을 특징으로 하는 반도체 웨이퍼.
  12. 제1항 또는 제2항에 따른 반도체 웨이퍼를 제조하는 방법에 있어서,
    실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼를 제공하는 단계, 및
    상기 반도체 웨이퍼를 열처리하는 단계
    를 포함하고,
    상기 열처리 단계에서, 상기 반도체 웨이퍼를 1,100℃ 내지 1,250℃ 범위의 온도에 도달할 때까지 초당 10∼200℃의 가열 속도로 가열한 다음, 상기 온도 범위에서 5초 내지 300초 동안 유지시키고, 이어서 초당 0.5∼25℃의 냉각 속도로 냉각하는 것을 특징으로 하는
    반도체 웨이퍼의 제조 방법.
  13. 제12항에 있어서,
    초당 0.5∼15℃ 범위의 냉각 속도를 이용하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  14. 제1항 또는 제2항에 따른 반도체 웨이퍼를 제조하는 방법에 있어서,
    실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼를 제공하는 단계, 및
    상기 반도체 웨이퍼를 열처리하는 단계
    를 포함하고,
    상기 열처리 단계에서, 상기 반도체 웨이퍼를 1,100℃ 내지 1,250℃의 제1 온도 범위에 도달할 때까지 초당 10∼200℃의 가열 속도로 가열한 다음, 상기 제1 온도 범위에서 5초 내지 300초의 제1 기간 동안 유지시키고, 이어서 1,000℃ 내지 1,150℃의 제2 온도 범위에 도달할 때까지 초당 10∼150℃의 제1 냉각 속도로 냉각 하고, 이어서 상기 제2 온도 범위에서 10초 내지 300초의 제2 기간 동안 유지시킨 다음, 초당 10∼150℃의 제2 냉각 속도로 더 냉각하는 것을 특징으로 하는
    반도체 웨이퍼의 제조 방법.
  15. 제1항 또는 제2항에 따른 반도체 웨이퍼를 제조하는 방법에 있어서,
    실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼를 제공하는 단계,
    상기 반도체 웨이퍼를 1,100℃ 내지 1,250℃의 제1 온도 범위에 도달할 때까지 초당 10∼200℃의 제1 가열 속도로 가열한 다음, 상기 제1 온도 범위에서 5초 내지 300초의 제1 기간 동안 유지시키고, 이어서 초당 10∼150℃의 제1 냉각 속도로 냉각하는 상기 반도체 웨이퍼의 제1 열처리 단계, 및
    상기 반도체 웨이퍼를 1,000℃ 내지 1,150℃의 제2 온도 범위에 도달할 때까지 초당 10∼200℃의 제2 가열 속도로 가열한 다음, 상기 제2 온도 범위에서 10초 내지 300초의 제2 기간 동안 유지시키고, 이어서 초당 10∼150℃의 제2 냉각 속도로 냉각하는 상기 반도체 웨이퍼의 제2 열처리 단계
    를 포함하는 반도체 웨이퍼의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 기간이 30초 내지 120초인 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  17. 제1항 또는 제2항에 따른 반도체 웨이퍼를 제조하는 방법에 있어서,
    실리콘으로 이루어진 캐리어 웨이퍼 및 그 상부에 전기 절연층 및 반도체층을 포함하는, 200mm 이상의 직경을 가진 반도체 웨이퍼를 제공하는 단계, 및
    12,000ppm을 초과하는 양의 산소를 함유하는 분위기에서, 상기 반도체 웨이퍼를 1,100℃ 내지 1,250℃의 온도 범위에 도달할 때까지 초당 10∼200℃의 가열 속도로 가열한 다음, 상기 온도 범위에서 5초 내지 300초 동안 유지시키고, 이어서 초당 10∼150℃의 냉각 속도로 냉각하는 상기 반도체 웨이퍼의 열처리 단계
    를 포함하는 반도체 웨이퍼의 제조 방법.
  18. 제17항에 있어서,
    상기 분위기가 20,000ppm 이상의 산소를 함유하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
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