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KR100749373B1 - 샬로우 접합부 반도체 디바이스의 제조 방법 - Google Patents

샬로우 접합부 반도체 디바이스의 제조 방법 Download PDF

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KR100749373B1
KR100749373B1 KR1020017000013A KR20017000013A KR100749373B1 KR 100749373 B1 KR100749373 B1 KR 100749373B1 KR 1020017000013 A KR1020017000013 A KR 1020017000013A KR 20017000013 A KR20017000013 A KR 20017000013A KR 100749373 B1 KR100749373 B1 KR 100749373B1
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시-웨이 린
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

집적회로 기판(22)에 대향 측벽을 갖는 트랜지스터 게이트 부재(36)를 제공한다. 제 1 스페이서(32)는 측벽 중 하나로부터 연장되고, 제 2 스페이서(34)는 측벽 중 다른 하나로부터 연장한다. 기판(22)의 소스/드레인 영역은 제 1 및 제 2 스페이서(32,34)로 도핑하여 결과적으로 기판(22)의 제 1 및 제 2 영역을 마스킹한다. 도핑한 후에, 제 1 및 제 2 스페이서(32,34)를 제거하고, 제 1 및 제 2 영역을 노출시킨다. 다음에 노출된 제 1 및 제 2 영역을 도핑한다. 제 2 도핑 단계 후에, 기판(22)을 가열하여 도펀트를 활성화한다. 제 3 스페이서를 제 1 영역에 형성한 다음, 제 4 스페이서를 제 2 영역에 형성한다. 실리사이드 컨택트가 이루어진다.

Description

샬로우 접합부 반도체 디바이스의 제조 방법{METHOD OF MAKING SHALLOW JUNCTION SEMICONDUCTOR DEVICES}
본 발명은 개선된 반도체 디바이스 및 이 디바이스를 제조하는 기법에 관한 것으로, 상세하게는 디바이스를 위한 샬로우 반도체 접합부를 형성하는 것에 관한 것이지만, 이에 국한되는 것은 아니다.
전자 디바이스의 속도를 증가시키기 위하여, 각종 반도체 소자의 임계 치수를 감소시키는 것이 바람직할 때가 있다. 이와 동시에, 개개의 소자의 크기를 축소시켜서, 소자 밀도 및 소자에 의해 형성되는 집적 회로의 대응하는 수 및 복잡성이 증가함으로써 많은 집적 회로 디바이스의 기능성을 증가시킬 수 있다. 또한 반도체 디바이스의 임계 치수가 미크론 범위까지 작아짐에 따라 얕고 조밀하게 분포된 접합부 프로파일을 유지하는 것이 종종 바람직하다. 통상의 프로세싱은 불행하게도 도펀트를 형성하는 접합부를 종종 여러 번 고온 열 사이클링에 노출시켜서 해당 프로파일을 깊게 하는 경향이 있다. 결과적으로 원하는 접합부 프로파일 깊이를 유지시키는 우수한 기법이 요구되는 것이다. 더욱이 미크론 범위(0.2㎛ 이하)의 임계 치수 깊이를 갖는 반도체 디바이스의 경우, 이에 상응하여 보다 얕은 접합부를 형성하는 것이 요망되는 경우가 있으며, 그와 같은 프로파일을 유지하는 것이 종종 적절한 디바이스 성능을 위하여 더욱 중요시되고 있다. 따라서 보다 얕은 반도체 디바이스를 신뢰성있게 제공하기 위한 기술이 필요하다.
발명의 개요
본 발명의 한 형태는 샬로우 반도체 접합부를 포함한 개선된 집적회로 디바이스이다. 대안으로서 또는 이에 부가적으로서, 본 발명의 다른 형태의 개선된 집적회로 디바이스는 소스/드레인 연장부상으로 연장되고, 인접한 소스/드레인 영역에 중첩하는 한 쌍의 대향하는 측벽 스페이서들을 포함한다.
본 발명의 다른 형태에서, 반도체 접합부를 불필요하게 깊게 하거나 혹은 접합부 도펀트를 바람직하지 않게 재분포시키는 열 사이클링을 줄이거나 제거하는 기법이 제공된다. 이 기법은 디바이스에 울트라 샬로우 접합부(ultra-shallow junction)를 제공하는데 사용할 수 있다. "울트라 샬로우 접합부"라 함은 적어도 1019㎝-3의 도펀트 레벨에 약 1000Å 미만의 최대 깊이를 갖는 접합부를 말한다. 또한 약 500Å 미만의 바람직한 깊이를 갖는 울트라 샬로우 접합부가 상기 형태에 따라서 제공될 수 있다.
또 다른 형태에서, 집적회로 디바이스는 특정 기판 영역의 도핑을 선택적으로 차단하도록 배치된 하나 이상의 마스킹 부재에 의해 도핑된다. 이후에 이 부재를 제거하고, 차단된 영역의 각각의 적어도 일부는 제 1 도핑 프로세스와는 다른 프로파일 특성으로 도핑한다. 제 2 도핑 프로세스 후에, 새로운 차단 또는 마스킹 부재를 형성하여 제 2 비제로(nonzero) 레벨까지 도핑된 영역의 적어도 일부를 피복한다. 이러한 새로운 마스킹 부재는 제거된 마스킹 부재와 다른 크기일 수 있다. 이러한 형태의 한 가지 변형으로서, 새로운 마스킹 부재는 실리사이드 형성과 같이 후속 프로세싱이 용이하게 되는 크기로, 형상화된 트랜지스터 게이트 스페이서로서 구성된다.
본 발명의 다른 형태에서, 제 1 도핑 기판 영역의 쌍을 제공하기 위해 집적 회로 기판을 도핑하되, 대응하는 제 1 스페이서의 쌍과 트랜지스터 게이트가 제 1 도핑 영역 사이의 기판으로부터 연장되는 방법이 제공된다. 이후에 제 1 스페이서는 제거된다.
스페이서 제거 후에, 기판을 도핑하여 제 2 도핑 기판 영역의 쌍에 제 1 도핑 영역과는 다른 프로파일을 제공한다. 이와 같은 제 2 도핑 영역은 제 1 도핑 영역의 대응 영역과 게이트 부재 사이의 기판을 따라 각각 위치한다. 기판을 가열하여 제 1 및 제 2 도핑 영역의 도펀트를 활성화시킨다. 제 2 도핑 영역을 형성한 후에, 제 2 스페이서의 쌍을 게이트 부재 주위에 형성한다. 제 2 스페이서의 쌍을 형성한 후에, 제 1 도핑 영역의 적어도 하나 또는 게이트 부재에 실리사이드 컨택트를 제공한다.
본 발명의 또 다른 형태는 집적회로 디바이스의 소스 영역과 드레인 영역 내로 제 1 도펀트를 주입하는 것이다. 트랜지스터 게이트 부재는 소스와 드레인 영역 사이에서 기판으로부터 연장되고, 제 1 스페이서의 쌍은 제 1 주입 중에 소스 영역과 게이트 부재 사이의 제 1 영역을 마스킹하는 제 1 스페이서 중 하나와, 제 1 주입 중에 드레인 영역과 게이트 부재 사이의 제 2 영역을 마스킹하는 제 2 스페이서로서 게이트 부재와 경계짓는다. 제 1 스페이서는 각각 테트라에틸오르소실리케이트(TEOS)로 구성한다. 제 1 스페이서는 제 1 주입 후에 에칭에 의해 제거되고, 제 2 도펀트를 주입하여 소스와 드레인 영역에 관련해서 제 1 및 제 2 영역을 소스와 드레인 영역에 주입된 것과 동일한 도펀트로 도핑한다. 제 2 스페이서의 쌍을 게이트 부재 주위에 형성한다.
또 다른 형태는 제 1 스페이서의 쌍에 인접하는 기판으로부터 연장되는 트랜지스터 게이트 부재를 집적회로 기판에 제공하는 단계, 기판을 도핑하여 제 1 도핑 기판 영역의 쌍을 제공하는 단계를 포함한다. 게이트 부재와 제 1 스페이서는 제 1 도핑 영역 사이에 위치한다. 제 1 스페이서를 제거하고, 기판을 도핑하여 제 2 도핑 기판 영역의 쌍을 제공한다. 제 2 도핑 기판 영역은 제 1 도핑 영역의 대응 영역과 게이트 부재 사이의 기판을 따라 각각 위치한다. 제 2 스페이서의 쌍은 게이트 부재의 측벽으로부터 기판을 따라 제 2 도핑 영역의 대응 영역을 지나 각각 연장되고, 또 각각 게이트 부재의 상면 아래에 위치한 하향 경사진 표면을 포함하도록 형성한다. 제 2 스페이서는 제 1 도핑 영역의 대응 영역을 지나 적어도 부분적으로 연장되도록 제 1 스페이서의 각각보다 더 넓게 될 수 있다.
이에 따른 본 발명의 한 목적은 진보된 전자 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 샬로우 접합부 반도체 디바이스를 제조하는 기법을 제공하는 것이다.
본 발명의 기타 목적, 특징, 태양, 형태, 실시예, 이득 및 장점은 발명의 상 세한 설명과 도면으로부터 분명해질 것이다.
도 1-7은 선택된 제조진행 단계를 도시한 집적회로 디바이스의 단면도이다. 도 1-7에서 같은 특징부에는 같은 도면부호를 붙였고, 어떤 경우에는 특징부 또는 선택된 특징부를 분명하게 하기 위하여 축척으로 도시하지는 않았다.
바람직한 실시예의 상세한 설명
본 발명의 원리를 잘 이해하도록 하기 위하여 도면에 도시된 실시예를 참조로 하고, 특정 용어를 사용할 것이다. 그러나 이것은 본 발명의 영역을 제한하는 것이 아님을 이해해야 할 것이다. 기술된 실시예의 어떠한 변경과 추가적인 변형, 그리고 기술된 본 발명의 원리의 어떠한 추가적인 응용은 당업자가 통상적으로 생각해낼 수 있는 것이다.
도 1-7은 집적회로 디바이스(20)의 제조 프로세스(100)의 선택 단계를 도시한 것이다. 도 1의 단계(100a)에서, 집적회로 디바이스(20)는 기판(22)을 포함한다. 기판(22)은 전반적으로 평탄하고, 또 단결정 실리콘과 같은 통상의 반도체 재료로 구성하는 것이 바람직하다. 그러나 다른 구조, 조성 및 배열을 갖는 기판(22)도 당업자에게는 고려될 수 있을 것이다. 도시된 바와 같이, 기판(22)은 도 1의 가시면에 수직인 평면을 따라 일반적으로 연장된다. 기판(22)은 또한 후속 프로세스 단계 중에 기판(22) 내에 바람직하게 형성되는 특정 타입의 반도체 접합부에 적합하게 되는 p- 또는 n- 초기 도핑되는 것이 바람직하다.
도 1에는 다수의 분리 구조물(24)이 도시된다. 구조물(24)은 서로 이격되어 전기적으로 절연된 대응하는 수의 소자 영역을 정의하는데, 그 중 한 쌍을 도면부호 26a와 26b로 표시했다. 분리 구조물(24)은 각각 표준 샬로우 트렌치 분리(shallow trench isolation : STI) 유형인 것이 바람직하나, 다른 실시예에서는 대안으로 또는 이에 부가적으로 하나 이상의 다른 절연 구조물 타입을 사용할 수 있다.
트랜지스터 게이트 구조물(30a,30b)은 영역(26a,26b)에 각각 대응되게 도시되어 있다. 구조물(30a,30b)은 각각 게이트 부재(36)의 대향하는 측벽으로부터 연장되는 한 쌍의 스페이서(32,34)를 포함한다. 각각의 구조물(30a,30b)은 또한 부재(36)를 기판(22)으로부터 전기적으로 절연시키기 위하여 부재(36)와 기판(22) 사이에 유전체 게이트 패드(38)를 포함한다. 각각의 스페이서(32,34)는 부재(36)로부터 기판(22)을 향하여 하향 연장되는 단면이 곡선형인 프로파일을 갖는다.
구조물(30a,30b)은 동시에 형성되는 것이 바람직하다. 한 바람직한 실시예에서, 동시 형성의 시작은 기판(22) 상에 유전체 층을 침착하는 것이다. 이 층은 다음에 표준 기법을 사용하여 비정질 실리콘 층으로 덮혀진다. 다음으로 포토레지스트 층을 도포하고 통상의 포토리소그래픽 공정으로 패터닝하여 유전성이며 비정질인 실리콘 층을 위한 마스크를 제공한다. 이 마스크를 따라서 상기 층의 선택된 영역을 에칭으로 제거하여 유전체 층으로부터는 패드(38)를, 비정질 실리콘 층으로부터는 게이트 부재(36)를 형성한다. 도 1에 도시된 구조물(30a,30b)은 그 결과물이다. 비정질 실리콘은 전형적으로 제조 프로세스의 가열 또는 어닐링 단계에 의해 폴리실리콘 형태로 치환된다. 이 폴리실리콘 형태는 때로는 "폴리실리콘" 또는 "폴리"로 표현된다.
부재(36)는 이 단계 또는 후속 단계에서 패드(38)에 비해 전기적으로 도통되도록 형성하는 것이 바람직하다. 부재(36)는 후속 프로세스 중에 실리사이드 막을 선택적으로 형성하는데 적합한 방식으로 배열된 실리콘을 갖는 재료를 포함한다. 부재(36)의 폴리실리콘 조성에 있어서, 전도성은 도펀트를 부재(36)에 적용하여 이루어진다. 도펀트를 부재(36)에 인가하는 경우에, 기판(22)과 같은 디바이스(20)의 다른 영역이 도핑되는 것과 동시에 도핑되도록 하는 것이 바람직하다. 다른 실시예에서, 부재(36)의 전도성은 금속으로 부재(36)를 일부 또는 전체 형성하는 것과 같은 다른 방식으로 이루어질 수 있다. 이 경우, 부재(36)를 최초로 구성하는 재료는 후속 제조단계 중에 일부 또는 전체 제거되어 금속으로 치환된다. 다른 예로서, 부재(36)는 실리사이드의 후속 형성을 위해 배열된 실리콘을 포함하지 않을 수 있다. 더욱이 부재(36)는 각각 다른 재료로 이루어진 다수의 층 또는 막으로 초기 또는 후속 형성할 수 있는데, 이러한 층 또는 막은 실리콘 또는 실리사이드를 포함하지 않을 수 있다. 다른 실시예에서, 부재(36)는 상기한 바와는 달리 형성할 수 있는데, 이것은 당업자가 생각해낼 수 있을 것이다.
패드(38)는 대응 부재(36)와 함께 절연 게이트 전계효과 트랜지스터(insulated gate field effect transistor : IGFET)를 제공하기에 적합한 유전체로각각 형성하는 것이 바람직하다. 한 바람직한 배열에 있어서, 패드(38)는 실리콘 이산화물로 이루어지며, 그 두께는 약 60Å 이하이다. 패드(38)는 이와는 달리 당업자가 생각해낼 수 있는 바대로 조성하고, 크기 조정하며, 배열할 수 있다.
형성 후에 부재(36)를 산화시켜서 스페이서(32,34)의 형성에 사용된 실리콘 이산화물로 이루어진 외부 막을 제공한다. 스페이서(32,34)는 절연 재료로 이루어지는 것이 실제로 바람직하다. 더욱 바람직한 것은 각각의 구조물(30a,30b)의 스페이서(32,34)를 부재(36)의 측벽 상의 실리콘 이산화물의 열 성장 층과, 디바이스(20) 상에 침착되는 비고밀도화(undensified) 테트라에틸오르소실리케이트(TEOS)의 피복으로 형성한 다음, 선택적으로 제거하여 도 1에 일반적으로 도시된 바와 같은 단면 프로파일을 갖는 스페이서(32,34)를 제공하는 것이다. "비고밀도화 TEOS"라 함은 TEOS 기본 화학증착(CVD) 프로세스에 의해 형성된 증착된 실리콘 산화물이다. 이와 같은 더욱 바람직한 실시예에 있어서, 플라즈마 에칭 기법은 TEOS 재료를 선택적으로 제거하여 스페이서(32,34)를 형상화하는데 적합하다. 다른 실시예에 있어서, 스페이서(32,34)를 위해 당업자가 생각해낼 수 있는 바대로 다른 조성 및/또는 형성 공정을 사용할 수 있다.
단계(100a)에서, 디바이스(20)의 선택 영역은 화살표(40)로 표시한 바와 같이 도핑한다. 이 도핑 작업은 한 가지 또는 그 이상의 적합한 유형의 이온 주입으로 실시하여 n+ 또는 p+ 도핑 영역을 제공하는 것이 바람직하다. 예를 들어, n+ 도전형의 경우에는 비소(As) 또는 인(P)을 주입할 수 있고, p+ 도전형의 경우에는 보론(B)을 B11 또는 BF2 유형의 형태로 주입할 수 있지만, 이에 국한되는 것은 아니다. 어떠한 경우에도 바람직한 최소 도펀트 레벨은 약 4×1019㎝-3이다. 이러한 도핑 공정은 표준 기법을 사용하여 포토레지스트 마스크를 적용함으로써 디바이스(20)의 하나 이상의 영역의 도핑을 방지하는 것을 포함할 수 있다. 예로서, 이와 같은 마스크는 하나 이상의 부재(36)의 도핑을 방지하는데 바람직할 수 있다. 또한 그러한 마스크는 본 발명의 CMOS 응용에서 동일한 디바이스 상에서 쌍을 이루는 n- 및 p- 형의 트랜지스터를 제공하는데 사용된다. 그러나 그와 같은 포토레지스트 마스크는 명확성을 확보하기 위해 도 1에 도시되지는 않았다. 주입을 포함한 도핑 공정에 있어서, 산화막과 같은 스크린 주입 층을 사용하고 후속적으로 제거할 수 있다. 스크린 주입 층은 기판(22)과 부재(36)를 동시에 열 산화로 형성하는 것이 유익하다.
도 2의 단계(100b)에는, 도핑된 기판 영역(42,44)이 단계(100a)의 도핑 공정의 결과로서 도시되어 있다. 영역(42,44)은 각각 구조물(30a,30b)의 하나에 대한 소스/드레인 쌍에 대응하여 결과적으로 하기에서 더 상세히 설명할 IGFET를 정의하게 된다. 영역(42, 44)은 각각 도 2에 도시된 바와 같이 최대 깊이까지 주입된다. 포토레지스트 마스크를 이용하든 하지 않든 간에 스페이서(32,34)를 포함하는 게이트 구조물(30a,30b)은 기판(22) 중 영역(42,44) 사이의 부분을 차단하여 도핑을 차단한다는 것에 주의한다. 이에 따른 특징부는 도 2에서 마스킹 부재(41)로서 보다 전반적으로 표시되어 있다.
도 3의 단계(100c)에서, 각각의 구조물(30a,30b)의 스페이서(32,34)가 제거되어 있다. 비고밀도화 TEOS 조성의 스페이서(32,34)를 갖는 더욱 바람직한 실시예에 있어서, 선택적 제거는 희석한 불화수소(HF) 산을 이용한 습식 에칭 공정으로 실시하는 것이 바람직하다. 희석한 HF 에칭제는 최하 H2O 약 90에 HF 1의 비율(90:1)과 최대 H2O 약 110에 HF 1의 비율(110:1)인 것이 바람직하고, 더욱 바람직한 비율은 H2O 약 100에 HF 1의 비율(100:1)이다. H2O:HF의 100:1의 비율에 있어서, 비고밀도화된 TEOS는 열적으로 형성된 실리콘 이산화물에 대해 초당 약 4Å대 초당 약 0.5Å의 비율로 제거될 수 있는 것으로 밝혀졌다. 이에 따라서 열 실리콘 이산화물에 대한 TEOS의 제거속도는 약 8:1이다. 그러나 다른 실시예에서는 다른 스페이서 제거 기법을 사용할 수 있음을 당업자는 생각해낼 수 있을 것이다.
스페이서(32,34)를 제거하여 기판(22)의 영역(46)을 노출시킨다. 각각의 영역(46)은 도핑된 기판 영역(42,44)과 대응 구조물(30a,30b) 사이의 기판(22)을 따라 배치한다. 영역(46)은 가끔 저농도 도핑된 드레인(lightly doped drains :LDDs)이라 불리는 도핑된 소스/드레인 연장부의 형성을 위한 공통 지역임을 이해해야 할 것이다. 이러한 연장부를 제공하기 위하여, 디바이스(20)는 단계(100c)에서 화살표(50)로 표시한 바와 같이 도핑한다. 단계(100c)에서의 도핑은 단계(100a)에서 사용한 것과 동일한 유형을 사용하여 이온 주입으로 실시하는 것이 바람직하다. 예를 들어, n 도전형의 경우 As 또는 P를 주입할 수 있고, p 도전형의 경우에는 B를 B11 또는 BF2 형태로 주입할 수 있지만, 이에 국한되는 것은 아니다. 단계(100c)의 도핑을 위한 바람직한 최소 농도 레벨은 약 3×1018㎝-3이지만, 다른 실시예에서는 소스 또는 드레인을 형성하기 위한 도핑된 소스/드레인 영역(42,44)의 농도 레벨만큼 일반적으로 높은 농도 레벨을 사용할 수 있다. 따라서 소스/드레인 연장부는 도핑된 영역(42,44)보다 낮은 도펀트 농도를 갖는 단계(100c)의 도핑에 의해 정의되거나, 도핑된 영역(42,44)의 레벨까지의 도펀트 농도를 갖도록 배열될 수 있다.
첫 번째 도핑 공정의 경우와 마찬가지로 두 번째 도핑 공정은 마스크를 사용하여 디바이스(20)의 선택된 영역의 도핑을 방지할 수 있다. 결과적인 도핑 기판 영역은 도 4의 단계(100d)에서 도면부호(52,54)로 표시되어 있다. 영역(52,54)은 영역(42,44)의 최대 깊이(D1)보다 작은 최대 깊이(D2)로 도핑됨을 이해해야 할 것이다. 도 4는 특히 부재(36)의 대향 측벽(36a,36b)을 보여준다. 영역(42,44,52,54)이 연속으로 도핑되기 때문에, 스페이서(32,34)의 제거는 단계(100a)의 고농도 도핑된 공정의 일부로서 도펀트의 적용을 차단하기 위해 도포될 수 있는 어떠한 포토레지스트 마스크를 제거하지 않고도 에칭 기법으로 실행할 수 있다. 단계(100c)를 통하여 디바이스(20)를 열 사이클링에 노출시키거나 또는 단계(100a-100c) 중에 기판(22)에 침착된 도펀트의 활성화 또는 분포를 요구할 필요가 없다는 사실을 이해해야 할 것이다.
단계(100a-100c) 중에 영역(42,44,52,54)에 침착된 도펀트는 도 4의 단계(100d)에서 고온 급속 열 어닐링(RTA)을 실시함으로써 동시에 활성화 및 분포시키는 것이 실제로 바람직하다. RTA는 1분 이하 동안에 850-1100℃의 범위인 것이 바람직하고, 더욱 바람직한 범위는 약 30초 동안에 950-1050℃이다. 영역(42,44,52,54)에서의 도펀트의 동시 활성화/분포는 도 5의 단계(100e)에 도시된 접합부(62,64)를 제공한다. 접합부(62,64)는 각각 소스/드레인 프로파일 세그먼트(42a,44a)와 소스/드레인 연장부 프로파일 세그먼트(52a,54a)로 이루어진다. 소스/드레인 프로파일 세그먼트(42a,44a)는 각각 연장부 프로파일 세그먼트(52a,54a)의 최대 깊이(D4)보다 큰 최대 깊이(D3)를 갖는다. D3과 D4 사이의 차이는 적어도 약 100Å인 것이 바람직하다. 채널(60)은 각각의 접합부(62,64) 쌍에 대해 연장부 프로파일 세그먼트(52a,54a) 사이에 도시되어 있다.
도 5에 도시된 것은 수정된 게이트 구조물(130a,130b)을 각각 제공하기 위하여 각각 부재(36)와 패드(38) 주위에 위치한 한 쌍의 대체 스페이서(132,134)이다. 구조물(130a), 영역(26a)의 접합부(62,64) 및 영역(26a)의 채널(60)이 모여서 IGFET(150a)를 형성한다. 구조물(130b), 영역(26b)의 접합부(62,64) 및 영역(26b)의 채널(60)이 모여서 IGFET(150b)를 형성한다. IGFET(150a,150b)는 디바이스(20)에 대해 바람직한 일부 소자(150)들만을 도시하고 있으며, 부가적인 소자는 명확성을 기하기 위해 도시하지 않았다.
스페이서(132,134)의 크기는 스페이서(32,34)가 차지하는 횡거리를 지나 연장되는 축(L)에 따른 측방향 크기로 치수 조정되며, 그에 따라, 스페이서(132,134)는 프로파일 세그먼트(52a,54a)를 덮고, 또한 부분적으로 프로파일 세그먼트(42a, 44a)와 중첩하게 된다. 또한 스페이서(132,134)는 대응 부재(36)의 상면(136a) 아래에 위치하여 그로부터 연장되며, 기판(22)을 향하여 하향 경사진 표면부분을 각각 포함하는 것이 바람직하다. 그러나 본 발명의 다른 실시예에서는 다른 형상 및/또는 크기를 채택할 수 있음을 당업자는 이해할 수 있을 것이다. 스페이서(132,134)는 통상의 기법을 사용하여 유전성 재료로부터 형성하는 것이 바람직하다. 더욱 바람직한 실시예에서는 스페이서(132,134)를 스페이서(32,34)의 더욱 바람직한 실시예와 관련하여 기술한 방식으로 디바이스(20) 상에 침착된 TEOS 블랭킷을 플라즈마 에칭하여 형성한다. 그러나 스페이서(132,134)를 위한 다른 조성 및 형성 기법을 또 다른 실시예에 사용할 수 있음을 당업자는 이해할 수 있을 것이다.
IGFET(150a,150b)는 약 0.2㎛이하의 임계 치수를 갖는 것이 바람직하다. 약 0.2㎛이하의 임계 치수를 갖는 IGFET(150a,150b)에 있어서, 접합부(62,64)는 약 1500Å이하의 전체 최대 깊이(D3)를 갖는 것이 바람직하다. 전술한 RTA에 의해 도핑된 기판 영역(42,44)과 도핑된 기판 영역(52,54)을 동시에 활성화하고 분포시키는 것은 접합부(62,64)를 깊게 하기 쉬운 열 사이클의 수를 감소시키기 때문에 당해 목적을 달성하는데 유용하다. 그러나 본 발명의 다른 실시예에서는 다른 접합부 최대 두께가 요망될 수 있으며 및/또는 다른 열 사이클링 또는 어닐링 방법을 사용할 수도 있다.
도 6의 단계(100f)에서, 실리사이드 접촉영역의 형성은 금속 층(140)을 침착하는 것으로 시작된다. 층(140)은 접합부(62,64)와 부재(36)의 상면(136a) 상의 기판(22)의 노출 영역과 접촉한다. 층(140)은 텅스텐, 티타늄, 코발트, 니켈, 탄탈룸 또는 백금을 포함하는 것이 바람직하다. 층(140)은 기판(22)과 부재(36)의 실리콘과 반응하여 그에 대응하여 실리사이드 막을 형성한다. 바람직한 한 실시예에서, 층(140)은 스퍼터링 침착 기법에 의해 약 200-400Å의 두께까지 디바이스(20)에 제공되는 티타늄으로 형성한다. 다음으로 첫 번째 RTA를 약 700℃에서 30초 동안 디바이스(20)를 가열함으로써 실행하여 층(140)이 실리콘과 접촉하는 곳에 중간 실리사이드 화합물, C49-TiSi2 결정 구조물을 생성한다. 첫 번째 RTA는 주변 질소 가스 분위기에서 디바이스(20)에 실행하는 것이 바람직하다. 첫 번째 RTA 후에, 층(140)의 임의의 비반응 금속은 습식 에칭 기법으로 박리된다. 보다 낮은 시이트(sheet) 저항을 제공하기 위하여, 두 번째 RTA를 실행하여 실리사이드 결정 구조물을 C49-TiSi2 상으로 치환할 수 있다. 두 번째 RTA는 약 850℃ 이하의 온도에서 약 30초 동안 실행하는 것이 바람직하다. 그러나 다른 실시예에서는 다른 층(140)의 조성과 이에 따른 다른 실리사이드화 공정도 사용할 수 있음을 당업자는 이해할 수 있을 것이다.
도 7의 단계(100g)를 참조하면, 층(140)의 비반응 부분을 박리한 후의 실리사이드 기판 접촉영역(162,164)과 실리사이드 게이트 접촉영역(136)이 도시되어 있다. 실리사이드 형성과 관련된 열 사이클링은 고온 RTA가 적용되어 접합부(62,64)를 제공한 후에 발생한다는 것을 이해해야 한다. 또한 실리사이드 형성을 위한 열 사이클링은 일반적으로 비교적 저온에서 발생해서 가장 흔한 기판/도펀트 재료의 접합부(62,64)를 크게 깊게 하지는 않는다. 더욱이 종래의 몇몇 공정에 비해서 접합부(62,64)의 형성은 일반적으로 적은 열 사이클링 횟수만 포함하고, 단계(100a,100c)의 도핑 공정 사이에는 RTA가 각각 요구되지 않는다. 그러나 본 발명의 다른 실시예에서는 하나 이상의 부가적인 열 사이클링을 사용할 수도 있음을 당업자는 이해할 수 있을 것이며, 또한 이것은 기판(22)에 도펀트를 재분포시키는 경향이 있는 타입일 수 있다.
스페이서(132,134)의 크기 조정을 스페이서(32,34)보다 비교적 넓게 하면, 기판(22)의 소스/드레인 영역과 부재(36)의 게이트 전극 표면 사이의 거리가 길어져서 실리사이드화 프로세스의 부대 효과로서 게이트 부재(36)와 대응 소스/드레인 영역 사이의 낮은 저항 전기 누설통로가 원하지 않게 형성되는 것을 감소시켜주는 경향을 보이게 된다. 스페이서(132,134)는 실제로 도 7에서 차단 또는 마스킹 부재(141)로서 달리 표시되어 있다.
또한 스페이서가 넓어지면, 스페이서(132,134)의 모서리를 따르는 비교적 높은 도핑 농도로 인하여 실리사이드 접촉영역과 실리사이드 기판 사이의 계면 저항이 감소할 수 있다. 이와 반대로 LDD 기판 영역과 더욱 강하게 도핑된 소스/드레인 기판 영역 사이의 경계를 형성하기 위해 사용하는 종래의 프로세스에 있어서는, 스페이서 모서리 바로 아래의 캐리어(carrier) 농도가 비교적 낮아서 일반적으로 비교적 높은 계면 저항을 유도한다. 다른 실시예에서, 본 발명의 도핑 공정을 다른 디바이스를 위한 다른 도핑 공정에 부가하여 사용할 수 있다. 더욱이 고농도 도핑된 영역을 중첩하는 넓은 스페이서는 본 발명의 감소된 RTA 도핑 공정과 함께 또는 그와 별도로 적용할 수 있다. 본 발명의 스페이서(132,134)는 고농도 도핑된 소스/드레인 프로파일 세그먼트(62a,64a)를 지나 축(L)을 따라 적어도 약 50Å 연장되는 것이 바람직하다. 그러나 다른 실시예에서는 축(L)을 따르는 다른 치수나 다른 형상을 가진 스페이서(132,134)가 고려될 수 있음을 이해해야 할 것이다. 사실상 대안적인 실시예에서는 스페이서(132,134)를 소스/드레인 영역의 중첩없이 형성할 수 있고, 또 소스/드레인 연장부 위에 단지 부분적으로 연장될 수 있다. 실제로 하나의 대안적인 실시예에서는 스페이서(132,134)가 없고, 단계(100f,100g)와 관련하여 기술한 실리사이드화 프로세스는 실행되지 않는다.
단계(100g) 후에, 디바이스(20)가 추가 처리될 수 있다. 한 실시예에서, 실리사이드 접촉영역(136,162,164)을 통해 또는 그 외의 다른 것을 통해 소자(150)에 접속하도록 상호접속시키기 위해 선택적으로 접속하거나 하나 이상의 금속화 층이 만들어 질 수 있다. 디바이스(20)는 단계(100a-100g)와 같은 선택된 제조작업 후에 다수의 개개의 집적회로 칩으로 분리되는 반도체 웨이퍼의 일부이다. 전기적 상호접속을 형성한 후에, 알맞게 형성된 임의의 접촉 패드로서 와이어 본드와 같은 외부 전기적 상호접속을 포함하여 패키징을 마무리한다.
디바이스(20)는 단지 몇 개의 대표적 집적회로 소자(150), 즉 IGFET(150a,150b)만을 나타낸 부분도로 도시한 것임을 이해해야 할 것이다. 다른 실시예는 도시된 것보다 더 많거나 보다 다양한 집적회로 소자를 포함할 수 있다. 본 발명의 원리는 "n" 형의 트랜지스터(NMOS 트랜지스터라고도 함), "p" 형 트랜지스터(PMOS 트랜지스터라고도 함), 또는 CMOS 회로를 제공하기 위한 n형 및 p형의 쌍을 포함하는 양 트랜지스터를 제공하기 위해 적용될 수 있다. 이와 유사하게 본 발명의 다른 실시예에 있어서, 당업자가 이해하는 바와 같이 다른 능동 또는 수동 집적회로 소자 유형이 부가적으로 또는 대안으로 포함될 수 있는데, 몇 개만 예를 들어 보면 바이폴라 트랜지스터, 휘발성 또는 비휘발성 메모리 셀, 퓨즈, 저항 또는 캐패시터가 있다. 또한 당업자가 이해하는 바와 같이 수, 배열, 또는 간격을 달리한 절연 구조물(24)을 다른 실시예에 사용할 수 있다. 바람직한 한 실시예에서는 부가적인 능동 소자 영역의 대응 수를 기판(22)을 따라 형성하기 위해 더욱 많은 절연 구조물(24)을 사용할 것을 고려하고 있다. 또한 다른 타입의 절연 구조물을 본 발명의 절연 구조물과 혼합하거나 결합할 수 있다. 다른 제한되지 않는 측면에 있어서, 본 발명의 기술사상은 신뢰성 있는 샬로우 반도체 접합부가 원하게 되는 어떠한 디바이스에도 적용할 수 있다.
본 발명의 기술한 실시예의 실행은 도면에 도시된 공정도에 제한되지 않는 점에 유의해야 할 것이다. 본 발명에 따른 디바이스의 제조는 당업자에 알려진 다른 공정도와 혼합될 수 있음을 이해해야 할 것이다. 더욱이 본 발명의 프로세스는 본 발명의 정신 내에서 당업자가 이해하는 바대로 변경되거나, 재배열되거나, 치환되거나, 삭제되거나, 중복되거나, 결합되거나, 또는 다른 프로세스에 부가될 수 있다. 부가적으로서 또는 대안으로서, 각종 단계, 공정, 기법, 상 및 상기한 프로세스 내에서의 작업은 당업자가 이해하는 바대로 변경되거나, 재배열되거나, 치환되거나, 삭제되거나, 중복되거나, 또는 결합될 수 있다.
본 명세서에 인용된 모든 간행물, 특허 및 특허 출원은 마치 각각의 개별적 간행물, 특허 또는 특허 출원이 특별하게 또 개별적으로 표시되어 참조로서 포함되고 또 그 전체 내용이 본 발명에 설명되어 있는 것처럼 참조로서 본 발명에 포함되어 있다. 본 발명을 도면과 발명의 상세한 설명에 상세히 도시하고 기술했지만, 본 발명은 도시된 것으로 간주되어야 하고 그 특성이 제한되는 것이 아니며, 단지 바람직한 실시예들만이 도시되고 설명되어 있으며, 모든 변경이나 수정 및 이에 동등한 것은 첨부된 특허청구의 범위에 형성된 바와 같이 본 발명의 정신 내에서 이루어질 수 있는 것으로 해석해야 할 것이다.

Claims (34)

  1. ① 대향하는 측벽을 가지고, 상기 측벽 중 하나로부터 제 1 스페이서가 연장되고, 상기 측벽 중 다른 하나로부터 제 2 스페이서가 연장되는 트랜지스터 게이트 부재를 가진 집적 회로 기판을 제공하는 단계와,
    ② 기판의 소스 영역과 드레인 영역을 도핑하는 단계 - 상기 도핑 중에 상기 제 1 스페이서는 상기 소스 영역과 상기 게이트 부재 사이에서 상기 기판의 제 1 영역을 마스킹하고, 상기 제 2 스페이서는 상기 드레인 영역과 상기 게이트 부재 사이에서 상기 기판의 제 2 영역을 마스킹함 - 와,
    ③ 상기 도핑 단계 후에, 상기 제 1 스페이서와 상기 제 2 스페이서를 제거하는 단계와,
    ④ 상기 제거 단계 후에, 상기 제 1 영역과 상기 제 2 영역을 도핑함으로써 상기 제 1 영역에 제 1 소스/드레인 연장부를 설립하고, 상기 제 2 영역에 제 2 소스/드레인 연장부를 설립하는 단계와,
    ⑤ 상기 설립 단계 후에, 1분 이하 동안 고온 급속 열 어닐링(RTA)을 수행하여 상기 소스 영역, 상기 드레인 영역, 상기 제 1 영역 및 상기 제 2 영역에서 도펀트를 동시에 활성화시키는 단계와,
    ⑥ 상기 제 1 영역 상에 제 3 스페이서를 형성하고, 상기 제 2 영역 상에 제 4 스페이서를 형성하는 단계와,
    ⑦ 상기 제 3 스페이서와 상기 제 4 스페이서를 형성한 후에, 상기 게이트 부재, 소스 영역 및 드레인 영역 중 적어도 하나에 실리사이드 컨택트를 제공하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 소스 영역, 상기 드레인 영역, 상기 제 1 영역 및 상기 제 2 영역을 모두 동일한 도전형으로 도핑하는
    방법.
  3. 제 2 항에 있어서,
    상기 소스 영역과 상기 드레인 영역은 제 1 최대 깊이로 도핑하고, 상기 제 1 소스/드레인 연장부와 상기 제 2 소스/드레인 연장부는 제 1 최대 깊이보다 작은 제 2 최대 깊이로 도핑하는
    방법.
  4. 제 2 항에 있어서,
    상기 소스와 드레인은 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역보다 고농도의 도펀트 농도로 도핑하는
    방법.
  5. 제 1 항에 있어서,
    상기 게이트 부재는 약 0.2㎛ 이하의 임계 치수를 갖는 절연 게이트 전계효과 트랜지스터에 속하는
    방법.
  6. 제 1 항에 있어서,
    상기 제 3 스페이서는 상기 제 1 스페이서보다 넓어서 상기 소스 영역에 부분적으로 중첩되고, 상기 제 4 스페이서는 상기 제 2 스페이서보다 넓어서 상기 드레인 영역에 부분적으로 중첩되는
    방법.
  7. 제 1 항에 있어서,
    상기 기판은 대응하는 스페이서의 쌍을 갖는 기판으로부터 연장되는 복수개의 절연 게이트 전계효과 트랜지스터 부재 중 하나에 각각 대응하는 복수개의 소스 영역과 드레인 영역을 포함하고 - 상기 복수개의 소스/드레인 영역은 상기 도핑 중에 제 1 최대 깊이로 도핑됨 - ,
    상기 제거 단계는 상기 절연 게이트 부재의 각각에 대해 대응하는 스페이서의 쌍을 제거해서 대응하는 영역의 쌍을 노출시키는 단계를 포함하며 - 상기 절연 게이트 부재 각각에 대한 영역 쌍은 상기 설립 단계 중에 상기 제 1 최대 깊이미만인 제 2 최대 깊이로 도핑함 - ,
    상기 형성 단계는 상기 가열 단계 후에 상기 절연 게이트 부재의 각각에 대해 한 쌍의 대체 스페이서를 제공하는 단계를 포함하며,
    상기 실리사이드 컨택트 제공 단계는 복수개의 실리사이드 컨택트를 제공하는 단계를 더 포함하는
    방법.
  8. ① 집적 회로 기판을 도핑하고, 쌍을 이루는 제 1 도핑 영역 및 상기 제 1 도핑 영역 사이에서 상기 기판으로부터 연장되는 쌍을 이루는 제 1 스페이서를 가진 트랜지스터 게이트 부재를 제공하는 단계와,
    ② 상기 제 1 도핑 영역을 형성한 후에, 상기 제 1 스페이서를 제거하는 단계와,
    ③ 상기 제거 단계 후에, 상기 기판을 도핑해서 상기 제 1 도핑 영역과는 다른 프로파일 특성으로 각각 도핑되는 도핑 기판 영역의 제 2 쌍을 제공하는 단계 - 상기 제 2 도핑 영역은 상기 제 1 도핑 영역 중 대응하는 영역과 상기 게이트 부재 사이에서 기판을 따라 각각 위치함 - 와,
    ④ 상기 제 2 도핑 영역을 형성한 후에, 제 2 스페이서의 쌍을 게이트 부재 주위에 형성하는 단계와,
    ⑤ 상기 형성 단계 후에, 상기 제 1 도핑 영역 중 적어도 하나 또는 상기 게이트 부재에 실리사이드 컨택트를 제공하는 단계와,
    ⑥ 1분 이하 동안 고온 급속 열 어닐링(RTA)을 수행하여 상기 제 1 도핑 영역 및 상기 제 2 도핑 영역의 도펀트를 동시에 활성화시키는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 동일한 도전형인
    방법.
  10. 제 9 항에 있어서,
    제 2 스페이서 각각은 상기 제 2 도핑 영역의 각각을 피복하고, 부분적으로는 상기 제 1 도핑 영역의 대응 영역 위로 연장되는
    방법.
  11. 제 8 항에 있어서,
    상기 게이트 부재는 전계효과 트랜지스터의 절연 게이트에 대응하고, 상기 기판은 트랜지스터용으로 상기 제 2 도핑 영역 사이에 채널을 형성하며, 상기 제 2 도핑 영역은 소스/드레인 연장부에 각각 대응하며,
    상기 제공 단계는 상기 제 1 도핑 영역 및 상기 게이트 부재와 접촉하는 금속 층을 증착하는 단계와, 상기 기판, 상기 게이트 부재 및 상기 금속층을 가열하는 단계를 포함하는
    방법.
  12. 제 8 항에 있어서,
    복수개의 활성 영역을 기판을 따라 형성하는 단계 - 상기 각각의 영역은 기판에서 다수의 샬로우 트렌치(shallow trench) 중 적어도 하나에 의해 서로 전기적으로 절연되고, 상기 트렌치 각각은 전기 절연성 재료로 적어도 부분적으로 충진됨 - 와,
    상기 활성 영역 각각에 복수개의 절연 게이트 전계효과 트랜지스터 중 적어도 하나를 형성하는 단계
    를 더 포함하는 방법.
  13. 제 8 항에 있어서,
    상기 다른 프로파일 특성은 상기 제 1 도핑 영역의 각각의 프로파일에 비해서 서로 다른 최대 도펀트 농도 또는 서로 다른 최대 도펀트 깊이 중 적어도 하나를 포함하는
    방법.
  14. ① 전기 회로 기판을 도핑해서 상기 기판에 제 1 도핑 기판 영역 쌍을 제공하고, 상기 제 1 도핑 영역 사이에서 상기 기판으로부터 연장되는 제 1 스페이서 쌍을 가진 트랜지스터 게이트 부재를 제공하는 단계와,
    ② 상기 제 1 도핑 영역을 형성한 후에, 상기 제 1 스페이서를 제거하는 단계와,
    ③ 상기 제거 단계 후에 상기 기판을 도핑해서 상기 제 1 도핑 영역보다 얕은 프로파일로 각각 도핑되는 제 2 도핑 기판 영역의 쌍을 제공하는 단계 - 상기 각각의 제 2 도핑 영역은 상기 제 1 도핑 영역의 대응 영역과 상기 게이트 부재 사이에서 기판을 따라 위치함 - 와,
    ④ 상기 제 2 도핑 영역을 형성한 후에, 제 2 스페이서의 쌍을 게이트 부재 주위에 형성하는 단계와,
    ⑤ 상기 제 2 도핑 영역을 형성한 후에, 1분 이하 동안 급속 열 어닐링을 수행함으로써 상기 기판을 가열해서 상기 제 1 도핑 영역과 상기 제 2 도핑 영역의 도펀트를 활성화시키는 단계
    를 포함하는 방법.
  15. 제 14 항에 있어서,
    상기 가열 단계는 약 30초 이하 동안 적어도 약 950℃의 온도로 급속 열 어닐링하는 것을 포함하는
    방법.
  16. 제 14 항에 있어서,
    상기 제 1 도핑 영역을 도핑하는 단계는 제 1 도펀트를 주입하는 단계를 포함하고,
    상기 제 2 도핑 영역을 도핑하는 단계는 제 2 도펀트를 주입하는 단계를 포함하며,
    상기 제 1 도펀트와 상기 제 2 도펀트는 동일한 도전형인
    방법.
  17. 제 14 항에 있어서,
    상기 제 1 도핑 영역은 상기 제 2 도핑 영역보다 높은 도펀트 농도로 도핑하는
    방법.
  18. 제 14 항에 있어서,
    상기 제 2 스페이서는 상기 제 2 도핑 영역 각각을 피복하고, 부분적으로 상기 제 1 도핑 영역 중 대응 영역 위로 연장되는
    방법.
  19. 제 14 항에 있어서,
    상기 게이트 부재는 전계효과 트랜지스터의 절연 게이트에 대응하고, 상기 기판은 트랜지스터용으로 상기 제 2 도핑 영역 사이에 채널을 형성하며, 상기 제 1 도핑 영역은 트랜지스터의 소스 또는 드레인에 각각 대응하는
    방법.
  20. 제 19 항에 있어서,
    복수개의 활성 영역을 기판을 따라 형성하는 단계 - 상기 각각의 영역은 기판에서 다수의 샬로우 트렌치 중 적어도 하나에 의해 서로 전기적으로 절연되고, 상기 트렌치 각각은 전기 절연성 재료로 적어도 부분적으로 충진됨 - 와,
    상기 활성 영역 각각에 복수개의 절연 게이트 전계효과 트랜지스터 중 적어도 하나를 형성하는 단계
    를 더 포함하는 방법.
  21. ① 제 1 도펀트 주입을 집적회로 기판의 소스 영역과 드레인 영역 내로 실행하는 단계 - 상기 트랜지스터 게이트 부재는 소스와 드레인 영역 사이의 기판으로부터 연장되고, 제 1 스페이서의 쌍은 게이트 부재와 경계를 지으며, 제 1 스페이서 중 하나는 제 1 주입 중에 상기 소스 영역과 상기 게이트 부재 사이에서 제 1 영역을 마스킹하고, 제 1 스페이서 중 다른 하나는 상기 제 1 주입 중에 상기 드레인 영역과 상기 게이트 부재 사이의 제 2 영역을 마스킹하며, 상기 제 1 스페이서 각각은 테트라에틸오르소실리케이트(TEOS)로 구성됨 - 와,
    ② 상기 제 1 주입을 실행한 후에, 상기 제 1 스페이서를 에칭하는 단계와,
    ③ 상기 에칭 단계 후에, 상기 소스와 상기 드레인 영역에 주입한 것과 동일한 도전형의 도펀트로 상기 제 1 및 제 2 영역을 도핑하기 위하여 제 2 도펀트 주입을 실행하는 단계 - 상기 실행 단계는 상기 제 1 영역에 제 1 소스/드레인 연장부와, 상기 제 2 영역에 제 2 소스/드레인 연장부를 형성함 - 와,
    ④ 제 2 스페이서의 쌍을 상기 게이트 부재 주위에 형성하는 단계 - 상기 제 2 스페이서 각각은 대응하는 제 1 스페이서보다 더 넓어서 대응하는 제 1 도핑 영역의 대응 영역 위로 적어도 부분적으로 연장됨 -
    를 포함하는 방법.
  22. 제 21 항에 있어서,
    상기 제 1 도펀트 주입을 실행하기 전에 상기 기판과 상기 게이트 부재 상에 TEOS 층을 침착하는 단계와, 층을 플라즈마 에칭하여 제 1 스페이서를 형성하는 단계를 더 포함하는
    방법.
  23. 제 21 항에 있어서,
    상기 에칭 단계는 H2O 약 100에 HF 약 1의 비율로 된 혼합물로 실행하는
    방법.
  24. 제 21 항에 있어서,
    상기 기판은 적어도 부분적으로 상기 에칭에 노출된 절연성 재료로 각각 충진된 다수의 트렌치를 형성하고,
    상기 에칭은 상기 절연성 재료보다 더 빨리 제 1 스페이서를 제거하며,
    상기 트렌치 사이의 기판을 따라 복수개의 활성 영역을 형성하는 단계와,
    상기 활성 영역 각각에 복수의 절연 게이트 전계효과 트랜지스터 중 적어도 하나를 형성하는 단계
    를 더 포함하는 방법.
  25. 제 21 항에 있어서,
    상기 제 2 스페이서의 형성 후에, 각각의 상기 제 2 스페이서는 상기 게이트 부재의 노출된 실리콘 표면보다 아래에 위치한 하향 경사진 세그먼트를 포함하는
    방법.
  26. 제 21 항에 있어서,
    상기 제 1 도펀트 주입은 제 1 최대 깊이를 가지고, 상기 제 2 도펀트 주입은 상기 제 1 최대 깊이보다 작은 제 2 최대 깊이를 갖는
    방법.
  27. 제 26 항에 있어서,
    상기 형성 단계 후에, 상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 부재 중 적어도 하나에 실리사이드 컨택트를 제공하는 단계
    를 더 포함하는 방법.
  28. ① 집적회로 기판에 그로부터 연장되는 트랜지스터 게이트 부재를 제공하는 단계 - 상기 게이트 부재는 제 1 스페이서의 쌍에 의해 경계를 이룸 - 와,
    ② 상기 기판을 도핑하여 제 1 도핑 기판 영역의 쌍을 제공하는 단계와,
    ③ 상기 제 1 도핑 영역을 제공한 후에, 상기 제 1 스페이서를 제거하는 단계와,
    ④ 상기 제거 단계 후에, 상기 기판을 도핑하여 제 2 도핑 기판 영역의 쌍을 제공하는 단계 - 상기 제 2 도핑 영역은 제 1 도핑 영역의 대응 영역과 게이트 부재 사이의 기판을 따라 각각 위치함 - 와,
    ⑤ 상기 제 2 도핑 영역의 상기 대응 영역 상의 게이트 부재의 측벽으로부터 기판을 따라 각각 연장되는 제 2 스페이서의 쌍을 형성하는 단계 - 상기 제 2 스페이서 각각은 형성 단계 후에 상기 게이트 부재의 표면 아래에 위치한 하향 경사진 표면을 포함하고, 또한 대응하는 제 1 스페이서보다 더 넓어서 대응하는 제 1 도핑 영역 위로 적어도 부분적으로 연장됨 -
    를 포함하는 방법.
  29. 제 28 항에 있어서,
    상기 형성 단계는 상기 제 2 도핑 영역을 제공 단계 후에 상기 기판과 상기 게이트 부재 상에 절연 층을 증착하는 단계와, 상기 절연 층을 플라즈마 에칭하여 제 2 스페이서의 쌍을 형성하는 단계를 포함하는
    방법.
  30. 제 28 항에 있어서,
    상기 제 2 스페이서는 각각 경사진 표면을 형성하는 둥근 쇼울더부(shoulder)를 포함하는
    방법.
  31. 제 28 항에 있어서,
    상기 제 1 도핑 영역은 제 1 최대 깊이를 가지고, 상기 제 2 도핑 영역은 제 1 도핑 영역보다 작은 제 2 최대 깊이를 갖는
    방법.
  32. 제 31 항에 있어서,
    상기 제 2 스페이서는 절연성 재료로 되어 있고,
    상기 형성 단계 후에 고농도 도핑된 영역 중 적어도 하나 또는 상기 게이트 부재에 실리사이드 컨택트를 제공하는 단계
    를 더 포함하는 방법.
  33. 제 31 항에 있어서,
    상기 제 1 스페이서를 테트라에틸오르소실리케이트로 형성하는 단계를 더 포함하는
    방법.
  34. 제 28 항에 있어서,
    상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 동일한 도전형의 도펀트의 주입으로 도핑되는
    방법.
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