KR100746856B1 - 무승산기 ｆｉｒ 디지털 필터 및 그 설계 방법 - Google Patents

Abstract

본 발명은 FIR(Finite Impulse Response) 디지털 필터에 있어서 설계 요구의 탭 수만큼 필요로 하게 되는 승산기의 연산을 이용하지 않고, 주어진 계수의 속성으로부터 가산 및 감산에 의해 필터 연산할 수 있는 정보를 추출한 후, 추출한 정보를 이용하여 적은 가산 및 감산 회로를 통하여 필터 기능을 수행할 수 있는 FIR 디지털 필터 및 그 설계 방법에 관한 것이다.

본 발명의 무승산기 FIR 디지털 필터 설계 방법에서는, 설계 요구의 계수에 대하여 가감산에 필요한 정보를 추출하여 저장하는 4개의 테이블을 생성하며, 또한 계수의 소수 부분을 취하여 정수로 표현하였을 때의 최대값을 상한으로 하는 16 배수의 가산 구간을 설정하고 클록 주파수에 동기되어 입력되는 데이터를 16구간 단위로 가산하여 저장하는 가산 테이블을 생성한다. 그리고 4개의 테이블과 가산 테이블로부터 가산된 값의 추출 및 오차보정을 수행하여 승산에 대응되는 값을 얻고, 출력단의 가산기 체인에서 가산하여 필터링 결과를 출력함으로써, 무승산기 FIR 디지털 필터의 논리회로를 효과적으로 구현할 수 있다.

FIR 디지털 필터, 무승산기, 16배수 경계, 16구간 가산 테이블, 오차 보정

Description

무승산기 ＦＩＲ 디지털 필터 및 그 설계 방법{Multiplierless FIR Digital Filter and Method for Design thereof}

도 1a는 일반적인 FIR 필터의 수학식을 승산기를 사용하여 디지털 회로로 나타낼 때의 일반적인 블록도이다.

도 1b는 FIR 필터를 기존의 CSD(Canonical Signed Digit) 형식에 의해 구성할 때의 일반적인 블록도이다.

도 2는 본 발명의 일 실시예에 따른 무승산기 FIR 디지털 필터의 구조를 나타내는 블록도이다.

도 3은 도 2의 FIR 필터를 다수의 FIR 필터로 확장하여 구성할 때의 블록도이다.

도 4는 본 발명에 따른 FIR 필터에서 설계 요구로 주어진 계수로부터 가감산 정보를 추출하여 테이블에 저장하는 흐름도이다.

도 5는 본 발명에 따른 FIR 필터에서 주어지는 입력 데이터에 16구간의 계수에 의한 가산 테이블을 생성하는 흐름도이다.

도 6은 도 5에서 생성한 가산 테이블 내의 값을 도 4에서 생성한 테이블들 내의 값에 의해 가감산 여부의 결정 및 연산, 오차를 보정하는 흐름도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100, 200 : FIR 디지털 필터

110, 210 : 계수 정보 추출 블록

120, 230, 240, 250 : 가감산 회로

220 : 가감산 회로 블록

본 발명은 통신 속도의 고속화 및 통신량의 증대에 따라 최근에 사용되고 있는 OFDM(Orthogonal Frequency-Division Multiplexing), OFDMA(Orthogonal Frequency-Division Multiple Access), CDMA(Code Division Multiple Access) 기반의 통신방식에 있어서, 이동통신 시스템의 기저대역(Base Band)부의 전송단 또는 수신단에서 필요로 하게 되는 FIR(Finite Impulse Response) 디지털 필터의 구현시 하드웨어 자원의 구조를 작게 설계할 수 있는 무승산기 FIR 디지털 필터 및 그 설계 방법에 관한 것이다.

통상의 기지국 및 휴대 단말에 의해 운용되는 이동 통신 시스템에 있어서, 기저대역 디지털 신호를 여파하는 디지털 필터를 PSF(Pulse Shaping Filter)라고 하며, PSF에는 출력을 입력으로 궤환하는 IIR(Infinite Impulse Response) 타입의 필터와 출력을 입력으로 궤환하지 않는 FIR(Finite Impulse Response) 타입의 필터가 있는데, 본 발명에서는 FIR 필터를 대상으로 하고 있다.

전술한 디지털 필터에서는 입력 데이터의 비트(Bit)와 계수(Coefficient)를 곱하여 신호를 처리하므로, 각각의 비트 단위로 처리된 데이터를 일시 저장하기 위한 레지스터(Resister)가 필요하며, 계수의 표현 비트 수 또는 탭(Tap)의 수가 클수록 여파 특성이 좋아지는 반면에 많은 레지스터와 논리회로(Logic Circuits)가 필요하게 된다.

이동통신 단말에서 많이 사용되고 있는 고속의 선형위상 FIR 필터는 통상 CMOS 기술을 이용하여 디지털 회로로 동작하도록 설계된다. FIR 필터에서의 설계 요구로는 입력 데이터의 비트 수, 탭 수, 각 탭의 크기를 표현하는 계수의 비트 수들이 주어지며, 주어진 각 요구의 크기에 비례하여 FIR 필터의 하드웨어 복잡도가 결정되게 된다. 그리고 FIR 필터에서 그 하드웨어 크기는 통상 입력의 비트 수보다도 입력 데이터와 정하여져 있는 각 탭의 계수와의 곱셈을 위해 사용되는 승산기(Multiplier)의 개수에 의해 결정되고 평가되어 진다.

FIR 필터 구조를 수학적 수식에 의존하여 단순하게 구성하는 경우의 전통적인 예가 도 1a에 도시되어 있다. 도 1a에 도시한 바와 같이, 기존의 승산기를 구비한 FIR 필터(10)는 입력 데이터(Di)를 받고, 이 입력 데이터(Di)를 승산기(12) 내의 쉬프트 레지스터를 이용하여 매 클럭 사이클마다 쉬프트 하며, 여기에 입력으로 주어지는 계수(Coef)를 곱한 값들을 가산기 체인(14)을 통해 모두 합하여 최종적인 결과를 만들어 낸다.

한편, 전술한 단점을 보완하기 위하여 승산기를 사용하지 않고 가산/감산기를 이용하는 여러 기법 및 설계 방법들이 제안되어 있다. 종래 기술 중에서는 도 1b에 도시한 바와 같이, 입력으로 주어지는 계수(Di)를 CSD(Canonic Signed Digit) 형식으로 변환하고, 변환된 값을 이용하여 가산/감산기를 통해 입력 데이터를 필터링하는 방법이 대표적으로 가장 많이 알려져 있다. 이러한 종래의 방법에서는, 이진수의 b'1의 수가 최소가 되는 CSD 코드(1, 0, -1)를 구하고, 이 코드에 대하여 CSE(Common Subexpression Elimination)를 위한 최대의 공통요소를 구하는 과정을 거친 후, 그 결과로부터 쉬프트/가산기(24)와 가산기 체인(26)을 이용하여 승산에 대응하는 연산을 통해 필터를 구현하고 있다.

기존의 CSD 형식을 이용하는 필터 구조에서는, 이진수의 승산기가 기본적으로 쉬프트와 가산기의 구성에 의존하는 동작 구조이므로, 가능한 가산의 회수를 줄일 수 있는 방법을 찾는 것이 중요한 설계 문제가 된다. CSD 형식에 대한 연구는 1990년초부터 많은 연구가 진행되어 오고 있으며, 최적의 MSD(Mininum Signed Digit) 형식을 구하는 문제가 NP-완전(NP-Complete)으로 추정되어 현재까지 여러 경험적(Heuristic) 기법들이 제안되고 있다. 그럼에도 불구하고, 기존의 CSD 방식의 필터에서는 주어진 계수를 CSD 형식으로 표현할 때, b'1의 수가 평균 1/3 ~ 1/2 정도로 알려져 있고, 그 만큼의 쉬프트/가산기 즉, 승산 대용의 가감산이 필요하게 되는 한계가 있다.

따라서, 본 발명에서는 상기 종래 기술의 한계를 극복할 수 있는 방법으로 승산 대용의 가감산을 줄이는 설계 방법을 제공하고자 한다.

본 발명은 설계 요구의 탭 수만큼 필요로 하게 되는 승산기에 의한 필터링 연산을 수행하지 않고, 주어진 계수의 속성을 분석하고 가감산만으로의 설계를 위한 정보를 추출한 후, 추출된 정보를 이용하여 적은 가감산기 회로로 구현되는 무승산기 FIR 디지털 필터 및 그 설계 방법을 제공하는 것을 그 목적으로 한다.

또한, 본 발명은 상기 무승산 FIR 디지털 필터를 복수개 이용하여 하나의 하드웨어 내에 다중의 표준을 지원해야 할 때 이용할 수 있는 무승산기 FIR 디지털 필터를 제공하는 것을 또 다른 목적으로 한다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 의하면, 입력으로 주어지는 계수들의 속성으로부터 가산 및 감산에 의한 필터링 연산이 가능한 정보들을 추출 및 저장하는 계수 정보 추출 블록; 및 계수 정보 추출 블록에 저장된 정보들을 이용하여 입력 데이터에 대한 필터링 연산 및 오차보정을 수행하는 가감산 회로를 포함하는 무승산기 FIR 디지털 필터가 제공된다.

바람직하게, 상기 무승산기 FIR 디지털 필터는 설계 입력의 계수들에 대하여, 비교 연산에 의해 8 이상의 계수를 선별 및 저장하여 8 이상의 계수 테이블을 생성하는 것을 특징으로 한다.

상기 무승산기 FIR 디지털 필터는 입력 데이터에 대하여, 비교 연산에 의해 9와의 대소를 판정하고, 9보다 작은 경우에 입력 데이터와 더한 값을 저장하여 가산 테이블을 생성하는 것을 특징으로 한다.

본 발명의 다른 측면에 의하면, 서로 다른 다중의 입력 데이터들과 동일의 계수가 주어질 때, 계수의 속성으로부터 가산 및 감산에 의한 필터링 연산이 가능한 정보들을 추출 및 저장하는 단계; 상기 입력 데이터에 대한 필터링 연산을 수행하는 단계; 및 상기 필터링 연산된 값을 상기 계수 정보 추출 블록에 저장된 정보들을 공통적으로 이용하여 오차보정하는 단계를 포함하는 무승산기 FIR 디지털 필터 설계 방법이 제공된다.

이하, 첨부된 도면을 참조하여 본 기술 분야의 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 상세히 설명하고자 한다.

도 2는 본 발명의 일 실시예에 따른 무승산기 FIR 디지털 필터의 구조를 나타내는 블록도이다.

도 2를 참조하면, 본 실시예에 따른 FIR 필터(100)는 계수 정보 추출 블록(110) 및 가감산 회로(120)를 구비하며, 설계 요구의 탭 수만큼 필요로 하게 되는 승산기 대신에, 계수 정보 추출 블록(110)을 이용하여 입력으로 주어지는 계수(Coef)의 속성으로부터 가산 및 감산에 의한 필터링 연산이 가능한 정보들을 추출하고, 추출된 정보들을 이용하는 가감산 회로(120)를 통해 필터링 기능을 수행한다.

계수 정보 추출 블록(110)은 가감산 회로(120)에서 입력 데이터(Di)에 대한 필터링 연산을 수행하기 전에, 필터의 첫번째 클록 동안 또는 클록 주파수가 높거나 탭 수가 큰 설계 조건에서는 하나 이상의 클록 주기 동안에 필터링 연산을 위한 사전 처리 작업을 수행한다. 이를 위해, 계수 정보 추출 블록(110)은 8 이상의 값 을 갖는 계수만을 저장하는 계수 테이블/제1 테이블(Toe)(112), 제1 테이블(112)로부터 주어진 계수들 간의 인접하는 16배수의 계수 경계 정보를 저장하는 16배수 경계 테이블/제2 테이블(Tcb)(114), 제2 테이블(114) 내의 각 계수에 대응하는 경계값 사이의 구간 정보를 저장하는 계수 구간 테이블/제3 테이블(Tai)(116), 후술하는 16구간 가산 테이블/가산 테이블(Tas)(121)로부터 가감산 결과를 읽어내는데 사용할 인덱스를 저장하는 추출 인덱스 테이블/제4 테이블(Tsi)(118)을 포함한다. 전술한 계수 정보 추출 블록은 레지스터 또는 메모리 소자의 저장 매체로 구성 가능하며, 여기에는 필터의 연산을 제어하는 정보도 포함하게 된다.

가감산 회로(120)는 16구간 가산 테이블/가산 테이블(Tas)(121), 오차보정 테이블(Taa)(122), 무승산 결과 테이블/결과 테이블(Tae)(123) 및 가산기 체인(124)을 구비한다. 가산 테이블(121)은 계수의 소수 부분을 취하여 정수로 표현하였을 때의 최대값을 상한으로 하는 16 배수의 가산 구간을 설정하고 클록 주파수에 동기되어 입력되는 데이터를 16구간 단위로 가산함으로써 생성된다. 오차보정 테이블(122)은 계수 정보 추출 블록(110)의 3개의 테이블(112, 114, 116)과 가산 테이블(121)로부터 가산된 값의 추출 및 오차보정을 수행하여 승산에 대응되는 값을 얻어 생성된다. 결과 테이블(123)은 추출 인덱스 테이블(118)과 오차보정 테이블(122)에서의 가산 및 감산에 의해 보정한 값을 저장하기 위하여 생성된다. 그리고 가산기 체인(124)은 결과 테이블(123)에 저장된 무승산 결과값들을 클럭 사이클에 동기하여 체인 형태로 가산해 가며 FIR 필터의 가산 결과를 결과값으로 출력한다.

본 발명에서 제안하는 무승산 FIR 디지털 필터에 대한 회로의 구현은 HDL(Hardware Description Language)과 같은 하드웨어 설계 언어를 이용하여 구조를 표현하는 설계 방법을 채택하고, 기술한 설계의 소스 코드를 논리회로의 자동합성 툴에 의해 FIR 필터 회로를 생성하는 방법을 이용할 수 있다. 그리고, HDL을 이용하여 디지털 필터를 구현하는 기존의 방법에서는 탭 수 등의 설계 요구가 변경될 때에 새로운 코드로 설계되어야 하지만, 본 발명에서는 클록 주파수의 규격 제한이 허용되는 범위 내에서 탭 수의 변경 시에도 설계 요구값 만을 교체하는 것으로 적용 가능하다. 본 발명에서 사용하고 있는 테이블의 구조는 디지털 회로 설계자의 의도에 따라서 램(RAM), 롬(ROM) 등의 메모리 또는 레지스터 저장 매체를 사용하여 구현할 수 있고, 또한 인덱스(값)의 표현은 상기 저장 매체에서의 주소의 의미와 대응된다.

도 3은 도 2의 FIR 필터를 다수의 FIR 필터로 확장하여 구현한 구성에 대한 블록도이다.

도 3을 참조하면, 본 실시예에 따른 FIR 필터(200)는 계수 정보 추출 블록(210) 및 복수의 가감산 회로(230, 240, 250)를 포함한 가감산 회로 블록(220)을 구비하고, 계수 정보 추출 블록(210)을 이용하여 입력으로 주어지는 계수(Coef)의 속성으로부터 가산 및 감산에 의한 필터링 연산이 가능한 정보들을 추출하여, 각 가감산 회로(230, 240, 250)를 이용하여 다중 입력 데이터에 대한 필터링 기능을 수행한다. 참고로 계수 정보 추출 블록(210) 및 각 가감산 회로(230, 240, 250)의 구성은 도 2를 참조한 FIR 필터의 계수 정보 추출 블록 및 가감산 회로의 구성과 실질적으로 동일하다.

본 실시예에 따른 FIR 필터는, WLAN(802.11g)와 WiMax(802.16-2004)와 같은 다중의 통신방식을 지원하는 단일 칩을 설계하여야 할 경우에 이용될 수 있다. 이 경우, 802.11g에서의 54Mbps(802.11a), 11Mbps(802.11b), WiMax와 같이 다른 통신 서비스를 통합시킬 때 3*2(실수부 및 허수부)=6개, 게다가 수신부에서도 FIR 필터를 적용하는 경우에는 6*2=12개의 FIR 필터를 사용하게 되어, 승산기를 사용하여 구현할 때는 하드웨어 사용량의 증가가 커지게 된다. 따라서, 다중의 통신 표준을 지원하여야 하는 경우에, 도 3에 도시한 본 발명의 무승산기 FIR 디지털 필터의 설계 방법에 의한 구조를 적용하여 계수 정보의 추출 블록을 필터링 연산을 시작하기 전에 설치하면, 서로 다른 다중의 입력 데이터(D1, D2,..., Dn)에 대하여 공통적으로 가감산 회로를 사용할 수 있게 되고, 이로써 보다 작은 하드웨어의 구현이 가능하게 된다. 다만, 본 발명에 따른 FIR 필터에서는 다중의 입력 데이터에 대하여 동일한 탭의 계수를 사용하는 조건을 전제로 하는 경우이다.

본 실시예에 따르면, 동일의 필터를 단순히 배열하여 구현하는 기존의 필터 구성과 달리, 도 2의 FIR 필터의 구성을 확정하여 무승산에 대응하는 가산 또는 감산을 단순화하며, 입력의 종류가 많을수록 작은 하드웨어로의 구현 효과가 증대되는 장점이 있다. 아울러, 본 발명은 FIR 필터의 설계 과정에 규격 변경 요구가 있을 때 용이하게 단시간에 변경하여 무승산 FIR 필터를 구현할 수 있다. 즉, 본 발명에 의하면 FIR 필터의 설계 자유도가 크게 향상된다.

이하 전술한 각 테이블의 생성하는 과정을 도 2를 토대로 도 4, 도 5 및 도 6을 참조하여 차례로 기술한다. 아래의 설명에서는 FIR 필터의 특성상 전체 탭 수가 홀수 또는 짝수인 여부에 따라 필터 특성이 달라지므로 이를 고려하여 설명한다.

도 4는 본 발명에 따른 FIR 필터에서 설계 요구로 주어지는 계수로부터 가감산 정보를 추출하여 테이블에 저장하는 흐름도이다.

도 2 및 도 4에 도시한 바와 같이, 첫 번째로 8 이상의 계수(Coef)를 선별하는 계수 테이블/제1 테이블(Toe)(112)을 생성한다. 설계 요구로 주어진 계수의 총 개수를 Cn이라고 할 때, n개의 입력 계수 Coef(i)(400)는 Sync 함수

의 특성으로부터 우함수인 경우 Chn=Cn/2개이고, 기함수인 경우 Chn=Cn/2+1개이며, Chn번째의 계수가 최대 계수값(Cmax)을 갖게 된다. 각 입력 계수 Coef(i)(i = 0, 1, 2,.., n-1, n = Chn)에 대하여 비교 연산(410)을 통해 8 이상의 값을 갖는 계수를 제1 테이블 Toe(j)(j = 0, 1, 2, .., s-1, s < n)에 저장한다(411). 상기 비교 연산(410)에서 계수 중에 음의 값을 갖는 계수는 2의 보수를 적용하여 양의 값을 갖는 비트로 변환한 값을 비교하고 있으며, 제1 테이블 Toe(j)의 모든 계수는 소수 부분의 비트들을 취하고 양의 값(양의 정수 또는 비트)으로 표현된다.

두 번째로 16배수 구간 정보를 갖는 16배수 경계 테이블/제2 테이블(Tcb)(114)을 생성한다. 이를 위해, 비교 연산(420)을 통해 앞서 생성한 제1 테이블 Toe(j)의 계수 중에서, 하위 4-비트 b'3b'2b'1b'0을 2의 보수로 변환한 값에 대 하여 b'3의 값을 부호로 한다. 그리고 b'2b'1b'0의 값은 Toe(j)의 값이 16배수가 되도록 하는 계수의 경계 정보를 제2 테이블에 저장한다(423). 다시 말해서, 상기 비교 연산(420)에서, 부호를 나타내는 b'3이 음('1')인 경우에는 Toe(j)의 해당 계수로부터 b'2b'1b'0의 값을 뺀 값(421)을 제2 테이블 Tcb(k)에 저장하고, b'3이 양('0')일 때는 해당 계수에 b'2b'1b'0의 값을 더한 값(422)을 제2 테이블 Tcb(k)에 저장한다(423). 여기서, Tcb(k)의 모든 초기값을 16으로 정하고, k는 8보다 크고 32보다 작은 계수의 개수(ini)를 초기값으로 하며, k의 총 개수는 8 이상의 값을 갖는 계수의 개수로 제1 테이블 Toe(j)의 개수와 같다. 제2 테이블의 생성에서는 결과적으로 계수가 32 이상인 값들을 대상으로 저장하며, 저장된 값은 16구간 가산 테이블/가산 테이블(Tas)(121)에 저장되는 필터 출력 후보값(오차 포함)들에 대하여 오차보정을 수행할 때, 가산 테이블의 경계 기준값으로 사용하게 된다.

세 번째로 계수 사이의 구간 정보를 갖는 계수 구간 테이블/제3 테이블(Tai)(116)을 생성한다. 이를 위해, 비교 연산(430)을 통해 앞서 생성한 제2 테이블의 값들 Tcb(k)와 Tcb(k+1)의 크기를 비교한다. Tcb(k+1)가 클 때는 차(Tcb(k+1) - Tcb(k))를 구하여 차(dif)의 하위 4-비트를 제외한 상위 비트의 값을 임시 어레이 Dst(l)에 저장하고, Tai(l-1)에 Dst(l-1)을 더한 값 Val을 Tai(l)에 저장한다(431, 433). 상기 비교 연산(430)에서 Tcb(k+1)가 작거나 같을 때는, 다음 스텝 Tai(l+1)를 위하여 임시 어레이를 적용할 필요가 없으므로 Tai(l-1)에 단순히 2를 더한 값을 Tai(l)에 저장한다(432, 433). 여기서, 제3 테이블 Tai(l)의 모든 초기값은 9로 정하고, l의 초기값(ini) 및 총 개수는 제2 테이블의 값 Tcb(k)와 같다. 제3 테이블 Tai(l)의 모든 초기값을 9로 정하고 있는 것은, 후술하는 가산 테이블(Tas)에서 9번째 Tas(9)가 계수 16에 대응하는 가감산의 값을 저장하고 있기 때문이며, 생성한 제3 테이블은 가산 테이블로부터 오차보정을 수행할 때 가산 테이블 내의 값들을 읽어내는 인덱스로 사용하게 된다.

네 번째로 가감산 결과를 읽어내는 인덱스 값을 갖는 추출인덱스 테이블/제4 테이블(Tsi)(118)을 생성한다. 제1 테이블(112)을 생성할 때 사용하는 동일의 비교 연산(410)에서 계수 Coef(i)가 8보다 큰 경우에는, "Val =

+8"을 초기값으로 하여 "1"씩 증가시킨 값을 제4 테이블 Tsi(m)에 저장하고(441, 443), 상기 비교 연산(410)에서 Coef(i)가 8과 같거나 작은 경우에는 그 계수 Coef(i)를 제4 테이블 Tsi(m)에 저장한다(442, 443). 제4 테이블의 값 Tsi(m)(m = 0, 1, 2,.., m-1, m =

+ 8 + Toe크기)는 가감산에 의해 오차보정을 수행하는 테이블(Taa) 내의 값을 읽어내는 인덱스로 사용된다. 도 4의 단계 441에서 Val을 계산할 때, 도 4에는 표기되어 있지 않으나, i = 16일 때는 현재의 Val 값에 "1"을 증가시키는 대신에 9를 저장한다. 이것은 제3 테이블(Tai)의 생성에서 기술한 바와 같이 제4 테이블(Tsi)의 특정 값 Tsi(9)에 16구간 가산 테이블(Tas)의 기준값을 16(주어진 계수 중에 16의 존재 여부에 관계없이 할당함)으로 정하고 있기 때문이다.

이하, 16 구간의 가산에 의하여 생성되는 가산 테이블(Tas)과, 앞서 생성한 3개의 테이블(Toe, Tcb, Tai)을 이용하여 가산 테이블에 대해 가산 및 감산에 의한 오차보정을 하여 생성되는 오차보정 테이블(Taa)에 대하여 기술한다.

도 5는 본 발명에 따른 FIR 필터에서 입력 데이터에 대하여 16 구간의 계수에 의한 가산 테이블을 생성하는 흐름도이다.

도 2 및 도 5를 참조하면, 계수를 곱하는 기존의 FIR 필터의 승산에 대응하는 가산 테이블(Tas)을 생성하기 위하여, 먼저 클록 주파수에 동기하여 순차적으로 입력되는 입력 데이터 Di(500) 값에 대해 비교 연산(501)에서 i(i=0, 1, 2,.., n-1)가 9보다 작은 경우 가산 테이블 Tas(i-1)에 입력 데이터 Di를 더한 결과 값을 가산 테이블 Tas(i)에 저장하고(502, 505), 상기 비교 연산(501)에서 i가 9와 같은 경우 가산 테이블 Tas(8)에 자신의 값을 더한 결과값을 가산 테이블 Tas(i=9)에 저장(계수 16에 해당)하며(503, 505), 상기 비교 연산(501)에서 i가 9보다 큰 경우 가산 테이블 Tas(i-1)에 계수 16으로 고정한 가산 테이블 Tas(9)의 값을 더한 결과값을 가산 테이블 Tas(i)에 저장한다(504, 505). 여기서, i의 크기는 "n=

+ 8"이며, 상기 비교 연산(501)에서 9 이하의 가산 결과값들은 입력으로 주어진 원래의 계수 자체를 연산한 결과값으로 사용되며, 또한 가산 테이블(Tas)에 대한 오차보정에서 보정 값으로 사용된다. 본 단계에서 생성한 16구간의 가산 테이블(Tas)은 i가 9보다 클 때는 16구간으로 나누어진 가산값을 가지고, 작을 때는 단순히 입력 데이터 크기인 간격의 가산값을 가지게 되며, i가 9일 때는 16구간의 기준이 되는 가산값을 가지게 된다.

한편, 앞서 생성한 가산 테이블(Tas)에 대하여 가산기 체인의 연산을 그대로 수행하게 되면 오차를 포함하게 된다. 따라서, 본 발명에서는 가산 테이블(Tas)에 대하여 가산 및 감산에 의해 보정한 값을 오차보정 테이블(Taa)에 저장하여 생성하고, 기존 필터의 승산 결과에 대응되는 이 보정된 값들은 마지막 단의 가산기 체인(124)을 통해 연산을 수행한다.

도 6은 도 5에서 생성한 가산 테이블 내의 값을 도 4에서 생성한 테이블들 내의 값에 의해 가감산 여부를 결정하고 오차를 보정하는 흐름도이다.

오차보정을 실행시키기 전에, 먼저 가산 테이블 Tas(i)의 결과값들을 오차보정 테이블 Taa(r)에 복사하여 둔다. 여기서, r의 개수는 Tas(i)의 개수와 Toe(j)의 개수의 합이 되며, r의 초기값은 Tas(i)의 개수인 "

+8"에 "1"을 더한 값이 된다. 그리고, 앞서 생성한 제1, 제2 및 제3 테이블 Toe(j), Tcb(k), Tai(l)과 가산 테이블 Tas(i)의 인덱스 값 j, k, l과 i를 "0"으로 초기화(600)한 후 오차보정 과정을 수행한다.

구체적으로, 도 6에 도시한 바와 같이, 비교 연산(601)을 이용하여 제1 및 제2 테이블의 값들, Toe(j)와 Tcb(k)를 비교한다. 상기 비교 연산(601) 결과, Toe(j)가 큰 경우 Toe(j)와 Tcb(k)의 차 dif를 구한다(602). 그리고 Toe(j)가 크지 않은 경우 Tcb(k)와 Toe(j)의 차 dif를 구하고(605), 제3 테이블의 값 Tai(l)을 인덱스로 하는 Tas(Tai(l))로부터 상기 단계(605)에서 구한 차 dif를 인덱스로 하는 Tas(dif)를 뺀 값(608)을 오차보정 테이블 Taa(r)에 저장한다(609).

다음, 또 다른 비교 연산(603)에서 상기 단계(602)에서 얻은 차 dif가 8보다 큰 경우 Tcb(k)로부터 상기 단계(602)에서 얻은 차 dif를 뺀 값을 새로운 차 dif로 구하고(604), Tai(l)+1 값을 인덱스로 하는 Tas(Tai(l)+1)로부터 상기 단계(604)에 서 얻은 새로운 차 dif를 인덱스로 하는 Tas(dif)를 뺀 값(607)을 오차보정 테이블 Taa(r)에 저장한다(609).

한편, 상기 비교 연산(603)에서 상기 단계(602)에서 얻은 차 dif가 8보다 작은 경우에는, Tai(l) 값을 인덱스로 하는 Tas(Tai(l))에 상기 단계(602)에서 얻은 차 dif를 인덱스로 하는 Tas(dif)를 더한 값(606)을 오차보정 테이블 Taa(r)에 저장한다(609).

전술의 오차 보정을 수행하는데 충분한 타당성은, 상기 오차보정을 위한 차 dif(602, 604, 605)의 인덱스에 따른 Tas(dif) 값들이 Tas(i) 자체에 포함된 하위 3-비트의 값을 오차보정의 값으로 적용하기 때문이며, 그리고 생성한 제2 테이블(Tcb)을 구할 때, 주어진 계수 각각에 대하여 가산 테이블(Tas)의 값 중에서 가장 근접한 값의 인덱스를 구하여 놓았기 때문이다. 또한 오차보정을 위한 하위 3-비트에 의해 표현되는 값들은 입력으로 주어진 원래의 계수에 의한 승산 결과값과 대비할 때, 16 구간 내에서 생성한 제2 테이블 Tcb(k)의 경계값을 기준으로 가산 및 감산에 의해 모두 포함할 수 있기 때문이다.

가산 테이블(Tas)에 대하여 오차를 보정하여 생성한 오차보정 테이블 Taa(r)(609)로부터 가산기 체인에서 가산시킬 값을 추출하여 무승산 결과 테이블(Tae)(123)을 생성한다. 여기서, 가산시킬 값은 도 1a의 승산기의 출력에 대응하는 값이 된다.

구체적으로 설명하면, 제4 테이블 Tsi(m)의 각 인덱스에 의해 오차보정 테이블 Taa(r)로부터 가감산 결과값을 읽어내어 무승산 결과 테이블 Tae(t)에 저장한 다. 여기서, t는 주어진 입력 계수의 개수(Chn) 값인 t = Chn(t = 1, 2, .., Chn-1)이다. 생성한 결과 테이블(Tae)은 주어진 계수의 개수 Cn 중에서 계수의 대칭성으로부터 Chn = Cn/2 개에 대해서만 연산하고, 나머지 Cn/2에 대해서는 상기의 연산 결과값을 단순히 내림차순으로 추가시키거나, 가산기 체인의 구조에서 Chn에 대해서 가산하는 구조, 또는 일반적으로 알려져 있는 방법을 채택할 수 있다, 그리고, 결과 테이블(Tae)의 값 중에서, 제1 테이블(Toe)의 생성시 주어진 계수 중에서 음의 계수에 대하여 양의 계수로 표현하는 수단과, 이들에 대응하는 결과 테이블(Tae)의 결과값을 2의 보수를 사용하여 음의 결과값으로 역표현하는 수단을 적용한다.

마지막으로, 생성한 무승산 결과 테이블 Tae(t)의 무승산 결과값들은 가산기 체인(124) 회로에 입력되고, 체인 형태로 클록 싸이클에 동기되어 가산되며 마지막 단의 Tae(Cn-1) + Tae(Cn) 가산 결과가 FIR 필터의 결과값으로 출력된다. 가산기 체인 연산은 일반적으로 사용되는 논리회로 구조를 그대로 적용하고 있으며, 결과 테이블의 값 Tae(t)는 도 1a 또는 도 1b의 M(i)(t = i, i = 0, 1, 2, .., n)와 동일한 입력값이 된다.

입력이 48-탭, 8-비트로 주어질 때의 24(Chn = Cn/2)개에 대하여, 상기 각 단계에 따라서 적용한 결과값을 보이고 있다. 그 실시 결과는 표 1과 같다.

Ord	Coef	Int	Toe	Tcb	Tai	Tsi	Tas	Taa	Tae	etc
0	00000000	0	12	16	9	0	0	0	0	Di=3
1	11111111	-1	10	16	9	1	3	3	-3
2	11111110	-2	24	16	9	2	6	6	-6
3	00000000	0	20	16	9	0	9	9	0
4	00000100	4	36	32	10	4	12	12	12
5	00000110	6	80	80	13	6	15	15	18
6	00000101	5	116	112	15	5	18	18	15
7	00000000	0	127	128	16	0	21	21	0
8	11111010	-6				6	24	24	-18
9	11111000	-8				8	48	48	-24
10	11111001	-7				7	96	96	-21
11	00000000	0				0	144	144	0
12	00001000	8				8	192	192	24
13	00001100	12				17	240	240	36
14	00001010	10				18	288	288	30
15	00000000	0				0	336	336	0
16	11110000	-16				9	384	384	-48
17	11101000	-24				19		36	-72
18	11101100	-20				20		30	-60
19	00000000	0				0		72	0
20	00100100	36				21		60	108
21	01010000	80				22		108	240
22	01110100	116				23		240	348
23	01111111	127				24		348	381
24								381

표 1은 입력 데이터 값을 "Di = 3"으로 설정하고 상기 각 단계에 적용하여 연산한 결과들을 나타내며, 상기 본 발명에 의한 마지막 결과 테이블(Tae)의 결과는 표 1의 Tae 열의 값과 같다.

표 1에서 보이는 바와 같이, 48-탭의 7-비트(8-비트 중에서 부호를 나타내는 MSB는 고려하지 않음) 계수에 대하여, 기존의 CSD 형식에서는 계수의 대칭성 및 "0"값을 갖는 계수의 개수를 제외하면, 약 (48/2 - 6)x 2.5 = 45개의 가감산기가 필요하게 된다. 여기서, 2.5는 7-비트 계수들에 대한 평균값이다. 반면에 본 발명에서는 계수의 최대값이 127(7-비트)인 경우, 가산 테이블(Tas)에서의 가산기에서는 "

+8=16"개이고, 오차보정 테이블(Taa)에서는 인덱스 값을 구하는 8개의 감산(602, 604, 605), 가산의 오차보정(606)에서 8개, 및 감산의 오차보정(607, 608)에서 8개이다. 따라서, 본 발명에서는 모두 40개의 가감산기를 사용하므로 기존의 CSD 형식보다 적은 가감산으로 FIR 필터를 구현할 수 있다.

본 발명에서는, 가산 테이블 내의 가산 결과값 중에서 입력 계수와 무관한 4 개의 여분의 계수에 의한 가산기를 사용하고 있고, 기존의 CSD 형식과 비교할 때, 계수로부터 가감산 정보를 추출하는 4개의 테이블을 생성하는 과정을 하드웨어로 포함하고 있지 않다. 즉, 이들 4개의 테이블은 주어진 계수가 필터 연산 중에 변경 입력되는 경우가 없으므로, HDL 언어를 이용할 때 계수 정보 추출 블록을 별도로 실행시킨 결과를 논리설계 조건의 파라미터를 정의하는 디자인 패키지(design_package) 파일에 기술함으로써 불필요한 하드웨어를 생성시키지 않고, 가감산 회로에 대해서 논리합성을 수행할 수 있는 이점이 있다.

이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 기술분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

이상에서 설명한 바와 같이, 본 발명의 무승산기 FIR 디지털 필터 및 그 설계 방법은 다음과 같은 이점이 있다.

첫째, 디지털 필터 설계시 설계 복잡도가 높은 승산기를 사용하지 않을 뿐 아니라 기존의 CSD 형식을 이용하지 않고 승산기를 대용하는 가산 또는 감산의 수를 줄일 수 있다.

둘째, 다중의 통신 표준의 입력 데이터를 지원해야 하는 경우에 필터의 구조를 간단하고 효과적으로 확장 구현할 수 있다.

셋째, OFDM, OFDMA, CDMA 기반의 통신 시스템에 이용되는 기저대역 처리부를 구비한 신호처리장치, 모뎀 칩 등의 장치의 소형화, 저가격화에 기여할 수 있다.

Claims (19)

1. 입력으로 주어지는 계수들의 속성으로부터 가산 및 감산에 의한 필터링 연산이 가능한 정보들을 추출 및 저장하는 계수 정보 추출 블록; 및

   상기 계수 정보 추출 블록에 저장된 정보들을 이용하여 입력 데이터에 대한 필터링 연산 및 오차보정을 수행하는 가감산 회로를 포함하는 무승산기 FIR 디지털 필터.
2. 제 1 항에 있어서, 상기 계수 정보 추출 블록은 상기 계수들 중 8 이상의 계수를 선별 및 저장하여 8 이상의 계수 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
3. 제 2 항에 있어서, 상기 계수 정보 추출 블록은, 상기 계수 테이블에서의 각 계수에 대하여, 상기 계수 자신이 갖고 있는 하위 4-비트 중에서 4번째 비트를 취하여 기설정된 비교 연산을 통해 가산 또는 감산 여부를 판정하고,

   나머지 하위 3-비트 값으로 감산 또는 가산하며, 그 결과값을 16 배수 경계값으로 저장하는 16배수의 경계 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
4. 제 3 항에 있어서, 상기 계수 정보 추출 블록은, 상기 경계 테이블에서의 인 접하는 2개의 계수들 구간의 차를 구하고, 하위 3-비트를 제외한 상위 비트들을 임시 어레이에 저장하며, 상기 계수 테이블의 대응 값에 상기 임시 어레이의 값을 더하고,

   상기 더한 결과값을 저장하는 계수 구간 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
5. 제 4 항에 있어서, 상기 계수 정보 추출 블록은, 상기 계수와 8과의 대소를 판정하고, 상기 계수가 8보다 큰 경우 초기값 "Val =

   

   +8"(여기서, Cmax는 상기 계수의 최대 계수값임)에 "1"씩 증가시킨 결과값, 또는 상기 판정 결과 8과 같거나 작은 경우 상기 계수를 저장하는 추출 인덱스 테이블을 생성하는 것을 특징으로 무승산기 FIR 디지털 필터.
6. 제 5 항에 있어서, 상기 가감산 회로는 상기 입력 데이터와 9와의 대소를 판정하고, 상기 입력 데이터가 9보다 작은 경우에 상기 입력 데이터를 바로 이전의 가산 테이블 인덱스가 갖는 값에 더한 결과값을 저장하는 가산 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
7. 제 6 항에 있어서, 상기 가감산 회로는 상기 입력 데이터가 9와 같은 경우 8번째의 상기 가산 테이블의 값을 서로 더하고 그 결과값을 16 구간의 가산값으로 9번째의 상기 가산 테이블의 값에 저장하는 것을 특징으로 하는 무승산기 FIR 디지 털 필터.
8. 제 6 항 또는 제 7 항에 있어서, 상기 입력 데이터가 9보다 큰 경우 16 구간을 기반으로 하는 상기 9번째의 가산 테이블의 값을 바로 이전의 상기 가산 테이블 인덱스가 갖는 값에 더한 결과값을 저장하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
9. 제 8 항에 있어서, 상기 계수 정보 추출 블록 및 상기 가감산 회로는 상기 계수 테이블의 값과 이에 대응하는 상기 경계 테이블의 값의 대소를 판정하고, 상기 판정 결과에 따라서 오차보정을 위한 차를 구하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
10. 제 9 항에 있어서, 상기 계수 정보 추출 블록 및 상기 가감산 회로는, 상기 계수 테이블의 값이 상기 경계 테이블의 값과 같거나 작은 경우, 상기 가산 테이블의 대응 값으로부터, 상기 경계 테이블의 값과 상기 계수 테이블의 값과의 차를 인덱스로 한 가산 테이블의 값을 감산한 값을 저장하는 오차보정 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
11. 제 10 항에 있어서, 상기 계수 정보 추출 블록 및 상기 가감산 회로는, 상기 계수 테이블의 값이 상기 경계 테이블의 값보다 크고, 상기 계수 테이블의 값으로 부터 상기 경계 테이블의 값을 감산한 값이 8보다 큰 경우, 상기 경계 테이블의 값으로부터, 상기 계수 테이블의 값과 상기 경계 테이블의 값과의 차로 감산한 값을 새로운 오차보정의 차로 설정하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
12. 제 11 항에 있어서, 상기 계수 정보 추출 블록 및 상기 가감산 회로는, 상기 가산 테이블의 대응 값으로부터 상기 새로운 오차보정의 차를 인덱스로 하는 가산 테이블의 값을 감산한 값을 저장하는 오차보정 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
13. 제 12 항에 있어서, 상기 계수 정보 추출 블록 및 상기 가감산 회로는, 상기 계수 테이블의 값이 상기 경계 테이블의 값보다 크고, 상기 계수 테이블의 값으로부터 상기 경계 테이블의 값의 차가 8보다 작거나 같은 경우, 상기 가산 테이블의 대응 값으로부터, 상기 경계 테이블의 값과 상기 계수 테이블의 값과의 차를 인덱스로 한 가산 테이블의 값을 더한 값을 저장하는 오차보정 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 추출 인덱스 테이블의 인덱스로 상기 오차보정 테이블의 값을 읽어내고, 상기 읽어낸 값을 저장하는 무승산 결과 테이블을 생성하는 것을 특징으로 하는 무승산기 FIR 디지털 필터.
15. 제 1 항에 있어서,

    다중 입력 데이터에 대한 필터링 연산 및 오차보정을 수행하기 위하여 상기 가감산 회로 복수개가 가감산 회로 블록을 형성하는 무승산기 FIR 디지털 필터.
16. 서로 다른 다중의 입력 데이터들과 동일의 계수가 주어질 때, 상기 계수의 속성으로부터 가산 및 감산에 의한 필터링 연산이 가능한 정보들을 추출 및 저장하는 단계;

    상기 입력 데이터에 대한 필터링 연산을 수행하는 단계; 및

    상기 필터링 연산된 값을 상기 계수 정보 추출 블록에 저장된 정보들을 이용하여 오차보정하는 단계를 포함하는 무승산기 FIR 디지털 필터 설계 방법.
17. 제 16 항에 있어서, 상기 입력 데이터에 대한 필터링 연산을 수행하는 단계는, 상기 계수의 소수 부분을 취하여 정수로 표현하였을 때의 최대값을 상한으로 하는 16 배수의 가산 구간을 설정하고 클록 주파수에 동기되어 입력되는 상기 입력 데이터를 16구간 단위로 가산한 값을 저장하는 16구간 가산 테이블을 생성하는 단계를 포함하는 무승산기 FIR 디지털 필터 설계 방법.
18. 제 16 항 또는 제 17 항에 있어서, 상기 정보들을 추출 및 저장하는 단계는,

    8 이상의 값을 갖는 계수만을 저장하는 계수 테이블을 생성하는 단계;

    상기 계수 테이블로부터 주어진 계수들 간의 인접하는 16 배수의 계수 경계 정보를 저장하는 16배수 경계 테이블을 생성하는 단계;

    상기 16배수 경계 테이블 내의 각 계수에 대응하는 경계값 사이의 구간 정보를 저장하는 계수 구간 테이블을 생성하는 단계; 및

    상기 필터링 연산을 수행하는 16구간 가산 테이블로부터 가감산 결과를 읽어내는데 사용하는 인덱스를 저장하는 추출 인덱스 테이블을 생성하는 단계를 포함하는 무승산기 FIR 디지털 필터 설계 방법.
19. 제 18 항에 있어서, 상기 오차보정하는 단계는,

    상기 16구간 가산 테이블에 저장된 값을 가감산하여 오차보정한 결과값을 저장하는 결과 테이블을 생성하는 단계; 및

    상기 결과 테이블에 저장된 값을 가산기 체인 회로를 통해 가산하고, 상기 가산된 결과값을 출력하는 단계를 포함하는 무승산기 FIR 디지털 필터 설계 방법.

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