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KR100743659B1 - 센스 앰프의 센싱 타이밍 제어 회로 - Google Patents

센스 앰프의 센싱 타이밍 제어 회로 Download PDF

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KR100743659B1
KR100743659B1 KR1020060061581A KR20060061581A KR100743659B1 KR 100743659 B1 KR100743659 B1 KR 100743659B1 KR 1020060061581 A KR1020060061581 A KR 1020060061581A KR 20060061581 A KR20060061581 A KR 20060061581A KR 100743659 B1 KR100743659 B1 KR 100743659B1
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KR
South Korea
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signal
delay
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control circuit
outputting
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김귀동
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주식회사 하이닉스반도체
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Abstract

본 발명은 센스 앰프의 센싱 타이밍 제어 회로에 관하여 개시한다. 개시된 본 발명은 센스 인에이블 신호에 응답하여 제1 제어신호를 생성하는 프리 스테이지부, 제1 제어신호를 지연시켜 제2 제어신호로 출력하는 지연부, 제2 제어신호에 응답하여 제3 제어신호를 생성하는 포스트 스테이지부 및 제3 제어신호에 응답하여 센스 앰프를 구동하는 구동 드라이버를 포함하며, 포스트 스테이지부는 센스 앰프에 인접하는 구동 드라이버에 인접하여 메모리 뱅크 내부에 배치되는 것이 바람직하다.

Description

센스 앰프의 센싱 타이밍 제어 회로{SENSING TIMING CONTROL CIRCUIT FOR SENSE AMPLIFIER}
도 1는 종래 센스 앰프 구동 드라이버와 센스 앰프의 상세 회로도,
도 2는 종래 센스 앰프 제어 신호 및 센스 앰프의 센싱 타이밍도,
도 3은 종래의 센스 앰프 제어 회로의 배치를 도시한 블록 구성도,
도 4는 도 3의 센스 앰프 제어 회로의 배치에 따라 발생할 수 있는 문제점을 설명하기 위한 센스 앰프 제어 신호의 타이밍도,
도 5는 본 발명의 일실시예에 따른 센스 앰프 제어 회로의 배치를 도시한 블록 구성도,
도 6은 도 5의 프리 스테이지부의 예시 회로도,
도 7은 도 5의 지연부의 예시 회로도,
도 8은 도 5의 포스트 스테이지부의 예시 회로도 및
도 9는 도 5의 센스 앰프 제어 회로의 배치에 따른 센스 앰프 제어 신호의 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 센스 앰프의 센싱 타이밍 제어 회로에 관한 것이다.
일반적으로 센스 앰프란 비트라인을 프리차지시키고, 리드 또는 라이트 동작에 의해 비트라인에 실린 데이터를 증폭하는 것을 말한다.
도 1은 종래 센스 앰프 구동 드라이버와 센스 앰프의 회로도이고, 도 2는 종래 센스 앰프 제어 신호 및 센스 앰프의 센싱 타이밍도이다.
도 1과 도 2를 참조하면, 센스 앰프 드라이버부(20)에 위치한 구동 드라이버(22)는 초기 동작시 오버 드라이빙 신호 SAP1에 의해 파워라인 RTO으로 오버 드라이빙 구동 전압 HIGH VDD를 공급한다. 이와 동시에 구동 드라이버(22)는 풀다운 신호 SAEN에 의해 접지라인 SB로 접지전압 VSS를 공급한다. 즉, 오버 드라이빙 신호 SAP1와 풀다운 신호 SAEN은 동일하게 인에이블되어 시작 타이밍이 동일하다. 여기서 풀다운 신호 SAEN은 센스 앰프의 구동 시작 타이밍과 종료 타이밍을 결정한다.
또한 구동 드라이버(22)는 오버 드라이빙 신호 SAP1가 디스에이블된 후 인에이블되는 노멀 드라이빙 신호 SAP2에 의해 파워라인 RTO으로 노멀 드라이빙 구동 전압 LOW VDD를 공급한다.
뱅크(10) 내의 센스 앰프(12)는 구동 드라이버(22)로부터 파워라인 RTO와 접지라인 SB를 통하여 오버 드라이빙 구동전압 HIGH VDD, 노멀 드라이빙 구동전압 LOW VDD 및 접지 전압 VSS을 인가받아 비트라인에 실린 데이터 신호를 증폭한다. 미설명 부호 BLEQ는 센스 앰프(12)가 구동하지 않을 때 파워라인 RTO와 접지라인 SB를 이퀄라이즈 전압 VEQ로 프리차지 시키는 신호이다.
도 3은 종래의 센스 앰프 제어 회로의 배치를 도시한 블록 구성도이다. 도 3를 참조하면, 종래 센스 앰프 제어 신호 생성부(30)는 센스 앰프 인에이블 신호에 응답하여 PRE_SAP1 신호와 PRE_SAEN 신호를 생성하는 프리 스테이지부(32), PRE_SAP1 신호와 PRE_SAEN 신호를 지연시켜 출력하는 지연부(34), 지연부(34)의 출력신호에 응답하여 PRE_SAEN_D 신호와 PRE_SAP1_D 신호를 출력하는 드라이버(36) 및 PRE_SAEN_D 신호와 PRE_SAP1_D 신호에 응답하여 오버 드라이빙 신호 SAP1, 노멀 드라이빙 신호 SAP2 및 풀다운 신호 SAEN을 출력하는 포스트 스테이지부(38)를 구비하며, 센스 앰프 인에이블 신호(SAE)를 입력받아 센스 앰프 제어 신호(SAP1, SAP2, SAEN)를 생성하여 뱅크(Bank) 내에 위치하는 복수의 구동 드라이버(20, 22)로 공급한다. 구동 드라이버(20, 22)는 센스 앰프 제어 신호(SAP1, SAP2, SAEN)에 응답하여 해당 센스 앰프(10, 12)에 구동 전압 RTO, SB를 공급한다.
즉, 종래 센스 앰프 제어 회로의 배치에서, 뱅크 내에 위치된 각 구동 드라이버(20, 22)는 해당 센스 앰프(10, 12)와 일정한 간격을 유지하면서 인접하게 배치되어 있는 반면, 제어신호 생성부(30)와 거리에 따른 간격차를 가지며 이격되어 배치되어 있다.
이러한 종래 센스 앰프 제어 회로의 배치 구성은 각 구동 드라이버(20, 22)에 센스 앰프 제어 신호(SAP1, SAP2, SAEN)의 전달 타이밍의 미스 매치를 유발할 수 있다. 또한 가장 먼거리에 있는 구동 드라이버(12)에 센스 앰프 제어 신호(SAP1, SAP2, SEAN)를 전송하기 위해서는 프리 스테이지부(32)에서 조합한 신호를 출력하는 드라이부(36)의 드라이버가 커지게 되는 문제점이 있다.
한편 최근 들어 오버 드라이빙 신호 SAP1를 지연시켜 풀다운 신호 SAEN 보다 늦게 인에이블시켜 사용하는 방법이 제시되고 있다. 그러나 오버 드라이빙 신호 SAP1가 풀다운 신호 SAEN 보다 늦게 인에이블되는 경우 풀다운 신호 SAEN와 오버 드라이빙 신호 SAP1의 논리 연산으로 생성되는 노멀 드라이빙 신호 SAP2의 타이밍에 문제가 발생할 수 있다. 이를 도 4를 참조하여 설명한다.
도 4는 도 3의 센스 앰프 제어 회로의 배치에 따라 발생할 수 있는 문제점을 설명하기 위한 센스 앰프 제어 신호의 타이밍도이다. 도 4를 참조하면, 오버 드라이빙 신호 SAP1이 /PRE_SAEN_D 신호보다 지연되어 생성되는 경우 노멀 드라이빙 신호 SAP2가 비정상적으로 생성됨을 알 수 있다. A 영역 부분은 이를 나타낸다. 여기서 /PRE_SAEN_D 신호는 풀다운 신호 SAEN의 위상이 반전된 신호이다.
즉 노멀 드라이빙 신호 SAP2는 오버 드라이빙 신호 SAP1와 /PRE_SAEN_D의 낸드 연산으로 생성되므로 오버 드라이빙 신호 SAP1의 인에이블 타이밍의 지연은 오동작을 발생하는 원인이 될 수 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 센스 앰프 제어 신호를 생성하는 포스트 스테이지부를 센스 앰프 구동 드라이버에 인접하게 위치하 여 배치시키는 것을 목적으로 한다.
또한 본 발명은 테스트 모드를 이용하여 오버 드라이빙 신호의 인에이블 시점을 조절하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 센스 인에이블 신호에 응답하여 제1 제어신호를 생성하는 프리 스테이지부; 상기 제1 제어신호를 지연시켜 제2 제어신호로 출력하는 지연부; 상기 제2 제어신호에 응답하여 제3 제어신호를 생성하는 포스트 스테이지부 및 상기 제3 제어신호에 응답하여 센스 앰프를 구동하는 구동 드라이버를 포함하며, 상기 포스트 스테이지부는 상기 센스 앰프에 인접하는 상기 구동 드라이버에 인접하여 메모리 뱅크 내부에 배치되는 것이 바람직하다.
여기서, 상기 센스 앰프는 메모리 뱅크 내부의 비트라인에 실린 데이터 신호를 센싱하여 증폭하는 것이 바람직하다.
또한 상기 지연부는, 외부에서 입력되는 테스트 모드 신호에 응답하여 상기 제1 제어신호의 지연량을 조절하여 상기 센스 앰프의 센싱 타이밍을 제어할 수 있다.
또한 상기 제1 제어신호는 제1 구동신호 및 제3 구동신호를 포함한다.
또한 상기 프리 스테이지부는, 상기 센스 앰프 인에이블 신호를 지연시키는 제1지연부, 상기 제1지연부의 출력신호의 위상을 반전하여 출력하는 제1 인버터, 상기 센스 앰프 인에이블 신호와 상기 제1지연부의 출력신호를 낸드 연산하여 상기 제2 구동신호로 출력하는 제1 낸드 게이트, 상기 센스 앰프 인에이블 신호와 상기 제1 낸드 게이트의 출력신호를 낸드 연산하여 상기 제1 구동신호로 출력하는 제2 낸드 게이트, 상기 제1 낸드 게이트의 출력신호의 위상을 반전하여 출력하는 제2 인버터, 상기 센스 앰프 인에이블 신호와 상기 제2 인버터의 출력신호를 낸드 연산하여 출력하는 제3 낸드 게이트 및 제 3 낸드 게이트의 출력신호의 위상을 반전하여 제3 구동신호로 출력하는 제3 인버터를 포함한다.
또한 상기 제2 제어신호는 제1 지연신호, 제2 지연신호 및 제3 지연신호를 포함한다.
또한 상기 지연부는, 상기 테스트 모드 신호를 디코딩하여 지연선택신호로 출력하는 디코더, 지연량을 달리하여 상기 제1 구동신호를 지연시킨 복수의 지연신호로 출력하는 제1 지연수단, 상기 지연선택신호에 응답하여 상기 복수의 지연신호 중 선택된 하나의 지연신호를를 제1 지연신호로 출력하는 선택부를 포함한다.
또한 상기 제1지연수단은, 직렬로 연결된 복수개의 단위 딜레이부를 포함한다.
또한 상기 지연부는, 상기 제2 구동신호를 지연시켜 상기 제2 지연신호로 출력하는 제2 지연수단을 더 포함한다.
또한 상기 제2 지연수단은 상기 제2 구동신호를 지연시켜 출력하는 제1 딜레이부, 상기 제1 딜레이부의 출력신호를 지연시켜 출력하는 제2 딜레이부, 상기 제1 딜레이부와 상기 제2 딜레이부의 출력신호를 낸드 연산하는 낸드 게이트 및 상기 낸드 게이트의 출력신호의 위상을 반전하여 상기 제2 지연신호로 출력하는 인버터 를 포함한다.
또한 상기 제1 딜레이부와 제2 딜레이부는 단위 딜레이부인 것이 바람직하다.
또한 상기 지연부는, 상기 제3 구동신호를 지연시켜 상기 제3 지연신호로 출력하는 제3 지연수단을 더 포함한다.
또한 상기 제3 지연수단은 2 단위 딜레이부를 포함한다.
또한 상기 제어신호는 오버 드라이빙 신호, 노멀 드라이빙 신호 및 풀다운 신호를 포함한다.
또한 상기 포스트 스테이지부는, 상기 제1 지연신호를 오버 드라이빙 신호로 출력하고, 상기 제3 지연신호의 위상을 반전하여 출력하는 제 4인버터, 상기 제1 지연신호, 상기 제2 지연신호 및 상기 제4 인버터의 출력신호를 낸드 연산하여 노멀 드라이빙 신호를 출력하는 제5 낸드 게이트 및 상기 제4 인버터의 출력신호의 위상을 반전하여 상기 풀다운 신호로 출력하는 제5 인버터를 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 5는 본 발명의 일실시예에 따른 센스 앰프 제어 회로의 배치를 도시한 블록 구성도이다. 도 5를 참조하면, 본 발명의 일실시예에 따른 센스 앰프 제어 회로(100)는, 센스 인에이블 신호(SAE)에 응답하여 제1 제어신호(PRE_SAP2, PRE_SAP1, PRE_SAEN)를 생성하는 프리 스테이지부(110), 제1 제어신호(PRE_SAP2, PRE_SAP1, PRE_SAEN)를 지연시켜 제2 제어신호(PRE_SAP2_D, PRE_SAP1_D, PRE_SAEN_D)로 출력하는 지연부(120)와 드라이버부(130) 및 제2 제어신호(PRE_SAP2_D, PRE_SAP1_D, PRE_SAEN_D)에 응답하여 제3 제어신호(SAP1, SAP2, SAEN)를 생성하는 포스트 스테이지부(140), 제3 제어신호(SAP1, SAP2, SAEN)에 응답하여 센스 앰프(10)를 구동하는 구동 드라이버(150)를 포함한다. 여기서 센스 앰프(10)는 메모리 뱅크 내부의 비트라인에 실린 데이터 신호를 센싱하여 증폭한다. 제어신호 SAP1은 센스 앰프의 오버 드라이빙 신호이며, 제어신호 SAP2는 센스 앰프의 노멀 드라이빙 신호이며, 제어신호 SAEN은 센스 앰프의 풀다운 신호이다.
본 실시예에서 제3 제어신호(SAP1, SAP2, SAEN)를 생성하는 포스트 스테이지부(140)는 센스 앰프(10)에 인접하는 해당 구동 드라이버(150)에 인접하여 메모리 뱅크 내부에 배치되는 구성을 가진다.
따라서, 본 실시예의 센스 앰프 제어 회로의 배치 구조는, 센스 앰프 제어 신호를 생성하는 포스트 스테이지부가 구동 드라이버와 인접하여 일정한 간격을 유지하며 배치되기 때문에, 종래 포스트 스테이지부와 각 구동 드라이버간 서로 상이한 이격거리에 기인하는 센싱 타이밍 미스 매치 문제가 발생되지 않는다.
도 6은 도 5의 프리 스테이지부의 예시 회로도이다. 도 6을 참조하면, 프리 스테이지부(110)는, 센스 앰프 인에이블 신호(SAE)에 응답하여 제1, 제2 및 제3 구동신호(PRE_SAP2, PRE_SAP1, PRE_SAEN)를 생성한다.
보다 구체적으로 프리 스테이지부(110)는 센스 앰프 인에이블 신호(SAE)를 지연시키는 지연부(112), 지연부의 출력신호의 위상을 반전하여 출력하는 인버터(INV1), 센스 앰프 인에이블 신호(SAE)와 지연부(112)의 출력신호를 낸드 연산하여 제2 구동신호(PRE_SAP2)로 출력하는 낸드 게이트(ND1), 센스 앰프 인에이블 신호(SAE)와 낸드 게이트(ND1)의 출력신호를 낸드 연산하여 제1 구동신호(PRE_SAP1)로 출력하는 낸드 게이트(ND2), 낸드 게이트(ND1)의 출력신호의 위상을 반전하여 출력하는 인버터(INV2), 센스 앰프 인에이블 신호(SAE)와 인버터(INV2)의 출력신호를 낸드 연산하여 출력하는 낸드 게이트(ND3) 및 낸드 게이트(ND3)의 출력신호의 위상을 반전하여 제3 구동신호(PRE_SAEN)로 출력하는 인버터(INV3)를 포함한다. 여기서 지연부(112)는 센스 앰프의 오버 드라이빙 구간만큼 센스 앰프 인에이블 신호(SAE)를 지연시키는 것이 바람직하다.
도 7은 도 5의 지연부의 예시 회로도이다. 도 7을 참조하면, 지연부(120)는, 외부에서 입력되는 테스트 모드 신호(TM1, TM2)에 응답하여 제1 구동신호(PRE_SAP1)의 지연량을 조절하여 센스 앰프의 센싱 타이밍을 제어할 수 있다. 본 실시예에서 테스트 모드 신호는 2개를 사용하는 경우를 예시하였지만 이에 한정되지 아니하며, 설계자의 선택에 따라 확장될 수 있다.
보다 구체적으로, 상기 지연부(120)는, 테스트 모드 신호(TM1, TM2)를 디코딩하여 지연선택신호(STM1, STM2, STM3, STM4)로 출력하는 디코더(121), 지연량을 달리하여 제1 구동신호(PRE_SAP1)를 지연시킨 복수의 지연신호(PRE_SAP1_1D, PRE_SAP1_2D, PRE_SAP1_3D, PRE_SAP1_4D)로 출력하는 제1 지연수단(122), 지연선택 신호(STM1, STM2, STM3, STM4)에 응답하여 복수의 지연신호(PRE_SAP1_1D, PRE_SAP1_2D, PRE_SAP1_3D, PRE_SAP1_4D) 중 하나를 선택하여 제1 지연신호(PRE_SAP1_D)로 출력하는 선택부(123)를 포함한다.
여기서, 제1지연수단(122)은, 직렬로 연결된 복수개의 딜레이부를 포함한다. 딜레이부는 단위 지연을 가지며, 단위 지연은 오버 드라이빙 구간보다 작은 것이 바람직하다. 이는 제2 지연신호(PRE_SAP2)가 제1 지연신호(PRE_SAP1)보다 앞서는 것을 방지한다.
한편, 기준으로 설정되는 딜레이부에 따라 제1 구동신호(PRE_SAP1)를 밀거나 당기는 지연을 할 수 있다. 예를 들면, 기준으로 설정되는 딜레이부가 두번째 딜레이부라면, 지연부(120)는 제1 구동신호(PRE_SAP1)를 1 단위 만큼 당기거나 2 단위 지연 범위 내에서 미는 지연이 가능하다.
상기 구성의 지연부(120)는 테스트 모드 신호(TM1, TM2)를 조절하여, 지연량이 다른 제1 지연수단(122)의 복수의 지연신호(PRE_SAP1_1D, PRE_SAP1_2D, PRE_SAP1_3D, PRE_SAP1_4D) 중 하나를 제1 지연신호(PRE_SAP1_D)로 선택하여 출력할 수 있다. 포스트 스테이지부는 제1 지연신호(PRE_SAP1_D)를 별도의 연산을 거치지 않고 바로 오버 드라이빙 신호(SAP1)로 출력하므로 제1 지연신호(PRE_SAP1_D)의 지연량 조절은 결국 오버 드라이빙 신호(SAP1)의 지연량을 조절하는 것이 된다.
또한 지연부(120)는 제2 구동신호(PRE_SAP2)를 지연시켜 제2 지연신호(PRE_SAP2_D)로 출력하는 제2 지연수단(124)과 제3 구동신호(PRE_SAEN)를 지연시켜 제3 지연신호(PRE_SAEN_D)로 출력하는 제3 지연수단(128)을 더 포함 한다.
보다 구체적으로 제2 지연수단(124)은 제2 구동신호(PRE_SAP2)를 지연시켜 출력하는 제1 딜레이부(125), 제1 딜레이부(125)의 출력신호를 지연시켜 출력하는 제2 딜레이부(126), 제1 딜레이부(125)와 제2 딜레이부(126)의 출력신호를 낸드 연산하는 낸드 게이트(ND3) 및 낸드 게이트(ND3)의 출력신호의 위상을 반전하여 상기 제2 지연신호(PRE_SAP2_D)로 출력하는 인버터(INV4)를 포함한다.
여기서, 제1 딜레이부(125)와 제2 딜레이부(126)는 입력신호를 단위지연(MIN_D)시켜 출력하는 단위 딜레이부일 수 있다. 보다 바람직하게는 제1 딜레이부(125)는 제1 지연수단(122)의 단위 딜레이부의 지연보다 작은 지연을 가지고, 제2 딜레이부(126)는 제 3 지연수단(128)의 2 단위 딜레이부의 지연에 제1 딜레이부(125)의 지연을 뺀 값보다 큰 지연을 가지는 것이 더 바람직하다.
상기 구성의 제2 지연수단(124)은 제2 구동신호(PRE_SAP2)를 지연시켜 제2 지연신호(PRE_SAP2_D)로 출력하기 때문에 오버 드라이빙 신호(SAP1)가 제3 구동신호(PRE_SAEN)보다 지연되어 발생하는 종래의 문제점이 해소된다. 즉, 본 실시예의 제2 지연신호(PRE_SAP2_D)는 포스트 스테이이지부(140)의 낸드 게이트(ND5)에 입력되므로, 종래 제1 제어신호(SAP1)가 제3 구동신호(PRE_SAEN)보다 지연되어 노멀 드라이빙 신호(SAP2)가 적절치 못한 타이밍에 인에이블되는 것을 방지한다.
또한 제3 지연수단(128)은 제3 구동신호(PRE_SAEN)를 2 단위 지연시켜 제3 지연신호(PRE_SAEN_D)로 출력하는 제3 딜레이부(129)를 포함한다.
도 8은 도 5의 포스트 스테이지부의 예시 회로도이다. 도 8을 참조하면, 포 스트 스테이지부는 포스트 스테이지부(140)는, 제1, 제2 및 제3 지연신호(PRE_SAP2_D, PRE_SAEN_D, PRE_SAP1_D)에 응답하여 제3 제어신호(SAP2, SAEN, SAP1)을 생성한다.
보다 구체적으로 포스트 스테이지부(140)는 제1 지연신호(PRE_SAP1_D)를 오버 드라이빙 신호(SAP1)로 출력하고, 제3 지연신호(PRE_SAEN_D)의 위상을 반전하여 출력하는 인버터(INV5), 제1 지연신호(PRE_SAP1_D), 제2 지연신호(PRE_SAP2_D) 및 인버터(INV5)의 출력신호를 낸드 연산하여 노멀 드라이빙 신호(SAP2)로 출력하는 낸드 게이트(ND4) 및 인버터(INV5)의 출력신호의 위상을 반전하여 상기 풀다운 신호(SAEN)로 출력하는 인버터(INV6)를 포함한다.
도 9는 도 5의 센스 앰프 제어 회로의 배치에 따른 센스 앰프 제어 신호의 동작 타이밍도이다. 도 9를 참조하면, 프리 스테이지부(110)는 센스 앰프 인에이블 신호(SAE)와 이를 오버 드라이빙 구간 만큼 지연시킨 신호(SAE_D)를 논리 연산하여 제1 구동신호(PRE_SAP1), 제2 구동신호(PRE_SAP2) 및 제3 구동신호(PRE_SAEN)을 생성한다.
지연부(120)는 테스트 모드 신호(TM1, TM2)에 의해 제1 구동신호(PRE_SAP1)를 지연량이 다른 복수의 지연신호(PRE_SAP1_1D, PRE_SAP1_2D, PRE_SAP1_3D, PRE_SAP1_4D)를 선택하여 제1 지연신호로 출력한다. 지연부(120)의 이러한 지연신호(PRE_SAP1_1D, PRE_SAP1_2D, PRE_SAP1_3D, PRE_SAP1_4D)의 선택적 출력은 제3 지연신호(PRE_SAEN_D)보다 오버 드라이빙 신호(SAP1)가 늦게 인에이블되어 발생하는 타이밍상 문제를 해소할 수 있도록 한다. 본 실시예에서 지연부(120)가 PRE_SAP1_2D를 제1 지연신호로 출력하는 경우 제3 지연신호(PRE_SAEN_D)와 인에이블 되는 시점이 일치함을 보여준다.
한편 지연부(120)의 제2 지연수단(124)은 제2 구동신호(PRE_SAP2)를 지연시켜 제2 지연신호(PRE_SAP2_D)로 출력하고, 제3 지연수단(128)은 제3 구동신호(PRE_SAEN)을 지연시켜 제 3 지연신호(PRE_SAEN_D)로 출력한다.
또한 포스트 스테이지부(140)는 제1 지연신호(PRE_SAP1_D), 제2 지연신호(PRE_SAP2_D) 및 제3 지연신호(PRE_SAEN_D)를 논리 연산하여 노멀 드라이빙 신호(SAP2)를 생성한다. 미설명부호 SAP2'는 종래 제2 지연신호(PRE_SAP2_D)를 사용하지 않고 생성되는 노멀 드라이빙 신호를 도시한다.
즉 본 실시예에 따르면, 포스트 스테이지부(140)가 노멀 드라이빙 신호(SAP2)를 생성하는 과정에서 지연부(130)로 부터 출력되는 제2 지연신호(PRE_SAP2_D)를 사용하기 때문에, 제1 지연신호(PRE_SAP1_D)가 제3 지연신호(PRE_SAEN_D)보다 늦게 인에이블되어도 종래와 같이 노멀 드라이빙 신호(SAP2)가 적절치 못한 타이밍에 인에이블되는 문제점이 발생하지 않게 된다.
이상에서 설명한 바와 같이, 본 발명의 센스 앰프의 센싱 타이밍 제어 회로는 센스 앰프 제어 신호를 생성하는 포스트 스테이지부를 센스 앰프 구동 드라이버에 인접하게 위치하여 배치시키기 때문에, 종래 포스트 스테이지부로부터 각 센스 앰프 구동 드라이버간 서로 상이한 이격거리에 기인하는 센싱 타이밍 미스 매치 문제를 해결할 수 있게 된다.
또한 본 발명은 테스트 모드를 이용하여 오버 드라이빙 신호의 인에이블 시점을 조절할 수 있기 때문에 센싱 타이밍 미스 매치로 발생하는 오류를 용이하게 하게 해소할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 센스 인에이블 신호에 응답하여 제1 제어신호를 생성하는 프리 스테이지부; 상기 제1 제어신호를 지연시켜 제2 제어신호로 출력하는 지연부; 상기 제2 제어신호에 응답하여 제3 제어신호를 생성하는 포스트 스테이지부 및 상기 제3 제어신호에 응답하여 센스 앰프를 구동하는 구동 드라이버를 포함하며,
    상기 포스트 스테이지부는 상기 센스 앰프에 인접하는 상기 구동 드라이버에 인접하여 메모리 뱅크 내부에 배치되는
    센싱 타이밍 제어 회로.
  2. 제 1 항에 있어서, 상기 센스 앰프는,
    메모리 뱅크 내부의 비트라인에 실린 데이터 신호를 센싱하여 증폭하는
    센싱 타이밍 제어 회로.
  3. 제 2 항에 있어서, 상기 지연부는,
    외부에서 입력되는 테스트 모드 신호에 응답하여 상기 제1 제어신호의 지연량을 조절하여 상기 센스 앰프의 센싱 타이밍을 제어하는
    센싱 타이밍 제어 회로.
  4. 제 3 항에 있어서, 상기 제1 제어신호는,
    제1 구동신호, 제2 구동신호 및 제3 구동신호를 포함하는
    센싱 타이밍 제어 회로.
  5. 제 4 항에 있어서, 상기 프리 스테이지부는,
    상기 센스 앰프 인에이블 신호를 지연시키는 제1지연부,
    상기 제1지연부의 출력신호의 위상을 반전하여 출력하는 제1 인버터,
    상기 센스 앰프 인에이블 신호와 상기 제1지연부의 출력신호를 낸드 연산하여 상기 제2 구동신호로 출력하는 제1 낸드 게이트,
    상기 센스 앰프 인에이블 신호와 상기 제1 낸드 게이트의 출력신호를 낸드 연산하여 상기 제1 구동신호로 출력하는 제2 낸드 게이트,
    상기 제1 낸드 게이트의 출력신호의 위상을 반전하여 출력하는 제2 인버터,
    상기 센스 앰프 인에이블 신호와 상기 제2 인버터의 출력신호를 낸드 연산하여 출력하는 제3 낸드 게이트 및 제 3 낸드 게이트의 출력신호의 위상을 반전하여 상기 제3 구동신호로 출력하는 제3 인버터를 포함하는
    센싱 타이밍 제어 회로.
  6. 제 5 항에 있어서, 상기 제2 제어신호는,
    제1 지연신호, 제2 지연신호 및 제3 지연신호를 포함하는
    센싱 타이밍 제어 회로.
  7. 제 6 항에 있어서, 상기 지연부는,
    상기 테스트 모드 신호를 디코딩하여 지연선택신호로 출력하는 디코더,
    지연량을 달리하여 상기 제1 구동신호를 지연시킨 복수의 지연신호로 출력하는 제1 지연수단 및
    상기 지연선택신호에 응답하여 상기 복수의 지연 신호 중 하나의 지연 신호를 선택하여 제1 지연신호로 출력하는 선택부를 포함하는
    센싱 타이밍 제어 회로.
  8. 제 7 항에 있어서, 상기 제1 지연수단은,
    직렬로 연결된 복수개의 단위 딜레이부를 포함하는
    센싱 타이밍 제어 회로.
  9. 제 8 항에 있어서, 상기 지연부는,
    상기 제2 구동신호를 지연시켜 상기 제2 지연신호로 출력하는 제2 지연수단을 더 포함하는
    센싱 타이밍 제어 회로.
  10. 제 9 항에 있어서, 상기 제2 지연수단은,
    상기 제2 구동신호를 지연시켜 출력하는 제1 딜레이부,
    상기 제1 딜레이부의 출력신호를 지연시켜 출력하는 제2 딜레이부,
    상기 제1 딜레이부와 상기 제2 딜레이부의 출력신호를 낸드 연산하는 낸드 게이트 및
    상기 낸드 게이트의 출력신호의 위상을 반전하여 상기 제2 지연신호로 출력하는 인버터를 포함하는
    센싱 타이밍 제어회로.
  11. 제 10 항에 있어서, 상기 제1 딜레이부와 제2 딜레이부는,
    단위 딜레이부인
    센싱 타이밍 제어회로.
  12. 제 8 항에 있어서, 상기 지연부는,
    상기 제3 구동신호를 지연시켜 상기 제3 지연신호로 출력하는 제3 지연수단을 더 포함하는
    센싱 타이밍 제어 회로.
  13. 제 12 항에 있어서, 상기 제3 지연수단은,
    2 단위 딜레이부를 포함하는
    센싱 타이밍 제어 회로.
  14. 제 6 항에 있어서, 상기 제3 제어신호는,
    오버 드라이빙 신호, 노멀 드라이빙 신호 및 풀다운 신호를 포함하는
    센싱 타이밍 제어 회로.
  15. 제 14 항에 있어서, 상기 포스트 스테이지부는,
    상기 제1 지연신호와 제3 지연신호가 인에이블되고 제2 지연신호가 디스에이블되면, 인에이블된 상기 노멀 드라이빙 신호를 출력하는
    센싱 타이밍 제어 회로.
  16. 제 14 항에 있어서, 상기 포스트 스테이지부는,
    상기 제1 지연신호를 상기 오버 드라이빙 신호로 출력하고,
    상기 제3 지연신호의 위상을 반전하여 출력하는 제 4인버터,
    상기 제1 지연신호, 상기 제2 지연신호 및 상기 제4 인버터의 출력신호를 낸드 연산하여 상기 노멀 드라이빙 신호로 출력하는 제5 낸드 게이트 및
    상기 제4 인버터의 출력신호의 위상을 반전하여 상기 풀다운 신호로 출력하는 제5 인버터를 포함하는
    센싱 타이밍 제어 회로.
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