KR100741879B1

KR100741879B1 - Design Method of Semiconductor Device

Info

Publication number: KR100741879B1
Application number: KR20050133218A
Authority: KR
Inventors: 강재현
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-29
Filing date: 2005-12-29
Publication date: 2007-07-23
Anticipated expiration: 2025-12-29
Also published as: KR20070070555A

Abstract

본 발명에 따른 반도체 소자의 설계 방법은 반도체 설계의 OPC에 있어서, 디자인 규칙으로 OPC된 마스크 패턴을 형성하는 단계와, 마스크 패턴에 대한 핵심치수를 피치 변화에 따른 값으로 구하는 단계와, 마스크 패턴을 노광하여 웨이퍼에 패턴을 형성하는 단계와, 웨이퍼에 형성된 패턴에 대한 핵심치수를 피치 변화에 따른 값으로 구하는 단계와, 패턴의 핵심치수 가운데 일정한 핵심치수에 해당하는 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용하는 단계를 포함한다. 본 발명은 모델을 기반으로 한 OPC 및 디자인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써 경쟁력 있는 핵심치수 직선성을 확보할 수 있다. In the method of designing a semiconductor device according to the present invention, in the OPC of the semiconductor design, the step of forming a mask pattern OPC by the design rule, the step of obtaining the key dimension for the mask pattern as a value according to the pitch change, and the mask pattern The pattern is formed by exposing the pattern to the wafer, obtaining the core dimension of the pattern formed on the wafer as a value according to the pitch change, and finding the core dimension of the mask pattern corresponding to a certain core dimension among the core dimensions of the pattern. Applying to. The present invention can secure a competitive core dimension linearity by executing a hybrid OPC that applies a model-based OPC and a design rule-based OPC together.

반도체 소자의 설계, OPC(optical proximity correction), 혼성 OPC(Hybrid OPC), 핵심치수 Semiconductor device design, optical proximity correction (OPC), hybrid OPC (core OPC), core dimensions

Description

Design Method for Semiconductor Device

도 1a는 OPC된 마스크 패턴의 핵심치수를 나타내는 그래프이다.1A is a graph showing key dimensions of an OPC mask pattern.

도 1b는 노광된 웨이퍼 패턴의 핵심치수를 나타내는 그래프이다.1B is a graph showing the core dimensions of the exposed wafer pattern.

도 2a는 본 발명의 실시예에 따른 반도체 소자의 설계 방법에서 OPC된 마스크 패턴의 핵심치수를 나타내는 그래프이다.2A is a graph showing core dimensions of an OPC mask pattern in a method of designing a semiconductor device according to an embodiment of the present invention.

도 2b는 본 발명의 실시예에 따른 반도체 소자의 설계 방법에서 노광된 웨이퍼 패턴의 핵심치수를 나타내는 그래프이다.2B is a graph showing core dimensions of an exposed wafer pattern in a method of designing a semiconductor device according to an embodiment of the present invention.

<도면에 사용된 참조 번호의 설명><Description of Reference Number Used in Drawing>

10: 마스크 패턴의 핵심치수 20: 피치10: Core dimension of mask pattern 20: Pitch

30: 웨이퍼 패턴의 핵심치수 31: 110um의 핵심치수30: Core dimension of wafer pattern 31: Core dimension of 110um

본 발명은 반도체 소자의 설계에 관한 것으로서, 좀 더 구체적으로는 OPC를 진행할 때에 모델을 기반으로 한 OPC 및 디자인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써 경쟁력 있는 핵심치수 직선성을 확보할 수 있는 반도체 소자의 설계 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the design of semiconductor devices, and more specifically, to implementing competitive OPCs by implementing hybrid OPCs that apply both model-based OPCs and design rules-based OPCs when performing OPCs. The present invention relates to a method of designing a semiconductor device that can be secured.

최근 반도체 공정기술의 발달에 따라서 선폭은 급격히 줄어들고 설계 복잡도는 상대적으로 증가함으로써 수십억 개의 트랜지스터로 구성된 집적회로가 속속 개발되고 있다. Recently, with the development of semiconductor process technology, the line width is drastically reduced and the design complexity is relatively increased. Therefore, integrated circuits composed of billions of transistors are being developed one after another.

설계 과정에서 0.13um 급 이하의 OPC(optical proximity correction)는 거의 모든 반도체 소자에 보편화 된 RET(resolution enhancement)기술이다. 웨이퍼 상에 형성되는 포토레지스트 패턴 즉, 모델을 기반으로 한 OPC(Model based OPC)는 OPC 시뮬레이션 모델(simulation model)을 이용하여 목표에 맞는 이미지가 구현되도록 패턴을 보정하는 작업이다. In the design process, optical proximity correction (OPC) below 0.13um is a resolution enhancement (RTT) technique that is common to almost all semiconductor devices. A photoresist pattern formed on a wafer, that is, a model based OPC (OPC), is a process of correcting a pattern to realize an image that meets a target using an OPC simulation model.

설계 규칙(Design rule)이 작아짐에 따라 모델을 기반으로 한 OPC는 점점 유용하게 되고 있다. 그러나, 모델을 기반으로 한 OPC는 정확도 측면에서 로직 패턴(Logic pattern)의 경우를 모두 만족시키기는 어렵다. 그 이유는 모델의 정확도는 데이터(Data)의 양과 공정의 안정도에 기인하기 때문에 이를 모두 만족하는 상태에서 모델을 만들기란 어려운 일이다.As design rules get smaller, model-based OPC becomes increasingly useful. However, model-based OPC is difficult to meet all of the logic patterns in terms of accuracy. The reason is that the accuracy of the model is due to the amount of data and the stability of the process.

도 1a는 OPC된 마스크 패턴의 핵심치수(Mask Critical Dimension, 10)를 나타낸다. 도 1b는 OPC된 마스크 패턴의 핵심치수(10)를 웨이퍼에 구현한 것이다. 이때, 웨이퍼 패턴의 핵심치수(30)는 3 sigma 8.1nm의 직선성(linearity)을 가지는 것을 알 수 있다. 이 수치는 0.13um 급 소자에서 경쟁력 있는 수치가 아니기 때문에 개선의 여지가 필요하다.1A shows a mask critical dimension 10 of an OPC mask pattern. FIG. 1B illustrates a core dimension 10 of an OPC mask pattern on a wafer. In this case, it can be seen that the core dimension 30 of the wafer pattern has a linearity of 3 sigma 8.1 nm. This figure is not competitive in 0.13um class devices and needs room for improvement.

본 발명은 OPC를 진행할 때에 모델을 기반으로 한 OPC 및 디자인 규칙을 기 반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써, 경쟁력 있는 핵심치수 직선성을 확보할 수 있는 반도체 소자의 설계 방법을 제공하는 것이다.The present invention provides a method of designing a semiconductor device capable of securing a competitive core dimension linearity by executing a hybrid OPC that applies a model-based OPC and an OPC based on design rules together when performing an OPC. It is.

본 발명에 따른 반도체 소자의 설계 방법은 반도체 설계의 OPC에서, 디자인 규칙으로 OPC된 마스크 패턴을 형성하는 단계와, 마스크 패턴에 대한 핵심치수를 피치 변화에 따라 그래프로 나타내는 단계와, 마스크 패턴을 노광하여 웨이퍼에 패턴을 형성하는 단계와, 웨이퍼에 형성된 패턴에 대한 핵심치수를 피치 변화에 따라 그래프로 나타내는 단계와, 패턴의 핵심치수 가운데 일정한 핵심치수에 해당하는 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용하는 단계를 포함한다.In the method of designing a semiconductor device according to the present invention, in the OPC of a semiconductor design, the steps of forming a mask pattern OPC as a design rule, displaying a key dimension of the mask pattern in accordance with the pitch change, and exposing the mask pattern Forming a pattern on the wafer, graphing the core dimension of the pattern formed on the wafer according to the pitch change, and finding a core dimension of a mask pattern corresponding to a certain core dimension among the core dimensions of the pattern. Applying steps.

실시예Example

이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.In the following description, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description. For the same reason, some components in the accompanying drawings are somewhat exaggerated, omitted, or schematically illustrated, and the size of each component does not necessarily reflect the actual size.

도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 설계 방법을 설명하기 위한 그래프들이다.2A to 2B are graphs for describing a method of designing a semiconductor device according to an embodiment of the present invention.

먼저, 반도체 소자의 OPC 작업을 진행한다. 여기서, OPC 작업은 모델을 기반 으로 한 OPC 및 디자인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC(Hybrid OPC)를 실행한다. First, OPC work of a semiconductor device is performed. Here, the OPC task executes a hybrid OPC that applies a model-based OPC and an OPC based design rule together.

디자인 규칙으로 OPC된 마스크 패턴(도시되지 않았음)을 형성한다. 이후, 도 2a에서 도시된 바와 같이, 마스크 패턴의 핵심치수(10)를 피치(Pitch, line and space, 20) 변화에 따라 그래프로 나타낸다. 이때, 2 ~ 3nm 간격으로 여러 개의 마스크 패턴 핵심치수(10)를 함께 나타낸다. Design rules form OPC mask patterns (not shown). Thereafter, as shown in FIG. 2A, the core dimension 10 of the mask pattern is graphically represented according to a change in pitch (line and space) 20. At this time, several mask pattern core dimensions 10 are shown together at intervals of 2 to 3 nm.

다음으로, 디자인 규칙으로 OPC된 마스크 패턴을 노광하여, 웨이퍼에 패턴(도시되지 않았음)을 형성한다. 이후, 도 2b에 도시된 바와 같이, 웨이퍼에 형성된 패턴의 핵심치수(30)를 피치(20) 변화에 따라 그래프로 나타낸다. Next, the OPC mask pattern is exposed by the design rule to form a pattern (not shown) on the wafer. Then, as shown in Figure 2b, the core dimension 30 of the pattern formed on the wafer is shown graphically in accordance with the pitch 20 changes.

여기서, 패턴의 핵심치수(30) 가운데 일정한 핵심치수 예컨대, 110um의 핵심치수(31)에 해당되는 패턴의 핵심치수(30)를 찾는다. 이후, 패턴의 핵심치수(30)를 110um의 핵심치수로 형성한 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용한다. 이때 디자인 규칙에 포함될 수 있는 부분은 피치(Pitch) 와 선(Line) 길이가 모두 들어갈 수 있다. Here, the core dimension 30 of the pattern corresponding to a certain core dimension, for example, the core dimension 31 of 110um is found. Subsequently, the core dimension of the mask pattern formed by forming the core dimension 30 of the pattern as the core dimension of 110um is found and applied to the design rule. In this case, the part that can be included in the design rule may include both the pitch and the line length.

이런 방법은 디자인 규칙 적용에 따르는 많은 경우의 수를 현저히 줄일 수 있다. 또한, OPC한 핵심치수를 적용하였기 때문에 신뢰도가 높다. 이에 따라, 혼성 OPC를 적용함으로써, 모델을 기반으로 한 OPC의 한계를 극복할 수 있어 핵심 치수의 직선성 향상으로 경쟁력을 확보할 수 있다.This approach can significantly reduce the number of cases involved in the application of design rules. In addition, the reliability is high because OPC core dimensions are applied. Accordingly, by applying the hybrid OPC, it is possible to overcome the limitations of the OPC based on the model, thereby securing the competitiveness by improving the linearity of the core dimensions.

본 발명에 따른 반도체 소자의 설계 방법은 모델을 기반으로 한 OPC 및 디자 인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써 경쟁력 있는 핵심치수 직선성을 확보할 수 있다. The method of designing a semiconductor device according to the present invention can secure a competitive core dimension linearity by executing a hybrid OPC using a model based OPC and an OPC based design rule together.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims

Forming an OPC mask pattern as a design rule,

Obtaining a core dimension of the mask pattern according to a pitch change by applying a plurality of mask patterns OPC by the design rule at intervals of 2 to 3 nm;

Exposing the mask pattern to form a pattern on a wafer;

Obtaining a core dimension of the pattern formed on the wafer according to the pitch change;

Finding a core dimension of a mask pattern corresponding to a predetermined core dimension among the core dimensions of the pattern and applying the same to a design rule.

delete

In claim 1,

The part applied to the said design rule is a pitch and a line length, The design method of the semiconductor element characterized by the above-mentioned.