KR100738965B1 - 반도체 메모리 장치의 동기 모드 감지 회로 및 방법 - Google Patents
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Abstract
본 발명의 반도체 메모리 장치의 동기 모드 감지 회로는 유효 어드레스 신호와 클럭을 조합하여 기준 신호를 생성하는 제 1 신호 조합부; 상기 기준 신호를 래치시키는 제 1 래치부; 상기 제 1 래치부의 출력 신호와 상기 클럭을 조합하여 감지 펄스 신호를 생성하는 제 2 신호 조합부; 상기 유효 어드레스 신호의 인에이블 여부에 따라 상기 감지 펄스 신호의 구동을 제어하는 제어부; 상기 제어부의 제어에 따라 상기 감지 펄스 신호를 구동하는 구동부; 및 상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 동기 모드, 클럭
Description
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동기 모드 감지 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 동기 모드 감지 회로의 상세 구성을 나타낸 회로도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동기 모드 감지 회로의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 동기 모드 감지 회로의 상세 구성을 나타낸 회로도,
도 5는 도 3 및 도 4에 도시한 동기 모드 감지 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10/70 : 제어부 20/80 : 구동부
30 : 래치부 40 : 제 1 신호 조합부
50 : 제 1 래치부 60 : 제 2 신호 조합부
90 : 제 2 래치부
본 발명은 반도체 메모리 장치의 동기 모드 감지 회로 및 방법에 관한 것으로, 보다 상세하게는 클럭이 입력되는 동기 모드와 클럭이 입력되지 않는 비동기 모드를 구분할 수 있도록 하는 반도체 메모리 장치의 동기 모드 감지 회로 및 방법에 관한 것이다.
이동 통신 단말 등에 구비되는 Pseudo SRAM과 같은 반도체 메모리 장치는 클럭을 선택적으로 활용하여 작동한다. 즉 클럭이 필요할 때와 필요하지 않을 때를 구분하여 클럭을 선택적으로 입력 받는데, 이 때 반도체 메모리 장치 내에 구비되는 각 회로들은 클럭의 입력 여부를 판단할 수 있어야만 한다. 그러나 종래의 반도체 메모리 장치는 이와 같이 클럭이 입력되는 동기 모드와 클럭이 입력되지 않는 비동기 모드를 용이하게 구분하지 못하였다. 따라서 이와 같은 반도체 메모리 장치에 보다 진보된 기술을 적용하는 데에 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭이 입력되면 동기 모드 신호를 인에이블 시키고 클럭이 입력되지 않으면 동기 모드 신호를 디스에이블 시킴으로써 동기 모드와 비동기 모드를 구분할 수 있도록 하는 반도체 메모리 장치의 동기 모드 감지 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 동기 모드 감지 회로는, 유효 어드레스 신호의 인에이블 여부에 대응하여 클럭의 구동을 제어하는 제어부; 상기 제어부의 제어에 따라 상기 클럭을 구동하는 구동부; 및 상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 동기 모드 감지 회로는, 유효 어드레스 신호가 인에이블 되면 유효 어드레스 펄스 신호를 발생시켜 구동부에 제 1 전압의 공급을 제어하는 제어부; 클럭이 하이 레벨이면 상기 제 1 전압의 공급 여부와 무관하게 상기 클럭을 반전 구동하고, 상기 클럭이 로우 레벨이면 상기 제 1 전압이 공급될 때 반전 구동하는 상기 구동부; 및 상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 동기 모드 감지 회로는, 유효 어드레스 신호와 클럭을 조합하여 기준 신호를 생성하는 제 1 신호 조합부; 상기 기준 신호를 래치시키는 제 1 래치부; 상기 제 1 래치부의 출력 신호와 상기 클럭을 조합하여 감지 펄스 신호를 생성하는 제 2 신호 조합부; 상기 유효 어드레스 신호의 인에이블 여부에 따라 상기 감지 펄스 신호의 구동을 제어하는 제어부; 상기 제어부의 제어에 따라 상기 감지 펄스 신호를 구동하는 구동부; 및 상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 동기 모드 감지 회로는, 유효 어드레스 신호의 인에이블 여부에 따라 클럭을 구동하여 제 1 및 제 2 신호를 생성하고, 상기 제 1 및 제 2 신호로부터 기준 신호를 생성하는 제 1 신호 조합부; 상기 기준 신호를 래치시키는 제 1 래치부; 상기 제 1 래치부의 출력 신호의 전위가 하이 레벨이면 로우 레벨의 전위를 형성하고, 상기 제 1 래치부의 출력 신호의 전위가 로우 레벨이면 상기 클럭이 비반전 구동된 전위 레벨을 형성하는 감지 펄스 신호를 생성하는 제 2 신호 조합부; 상기 유효 어드레스 신호가 인에이블 되면 유효 어드레스 펄스 신호를 발생시켜 구동부에 제 1 전압의 공급을 제어하는 제어부; 상기 클럭이 하이 레벨이면 상기 제 1 전압의 공급 여부와 무관하게 상기 클럭을 반전 구동하고, 상기 클럭이 로우 레벨이면 상기 제 1 전압이 공급될 때 반전 구동하는 상기 구동부; 및 상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 한다.
한편, 본 발명의 반도체 메모리 장치의 동기 모드 감지 방법은, a) 유효 어드레스 신호의 인에이블 여부에 대응하여 클럭의 구동을 제어하는 단계; b) 상기 a) 단계의 제어에 따라 상기 클럭을 구동하는 단계; 및 c) 상기 b) 단계에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 단계;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 동기 모드 감지 방법은, a) 유효 어드레스 신호와 클럭을 조합하여 기준 신호를 생성하는 단계; b) 상기 기준 신호를 래치시키는 단계; c) 상기 래치된 신호와 상기 클럭을 조합하여 감지 펄스 신호를 생성하는 단계; d) 상기 유효 어드레스 신호의 인에이블 여부에 따라 상기 감지 펄스 신호의 구동을 제어하는 단계; e) 상기 d) 단계의 제어에 따라 상기 감지 펄스 신호를 구동하는 단계; 및 f) 상기 e) 단계에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동기 모드 감지 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 동기 모드 감지 회로는 유효 어드레스 신호(vad)의 인에이블 여부에 대응하여 클럭(clk)의 구동을 제어하는 제어부(10), 상기 제어부(10)의 제어에 따라 상기 클럭(clk)을 구동하는 구동부(20) 및 상기 구동부(20)에서 구동된 신호를 래치시키고 동기 모드 신호(sym)를 출력하는 래치부(30)로 구성된다.
여기에서 상기 유효 어드레스 신호(vad)는 /ADV 신호의 위상을 반전시켜 생성한 하이 인에이블(High Enable) 신호로서, 어드레스를 어드레스 버퍼에 입력되도록 하는 데에 사용되는 신호이다. 그리고 상기 동기 모드 신호(sym)는 로우 인에이블(Low Enable) 신호로서, 동기 모드에서는 로우 레벨(Low Level)의 신호를 출력하고 비동기 모드에서는 하이 레벨(High Level)의 신호를 출력한다.
상기 유효 어드레스 신호(vad)가 인에이블 되면 상기 제어부(10)는 소정 시간 동안 주변 전압(Vperi)을 상기 구동부(20)에 공급한다. 이 때 상기 구동부(20) 는 상기 클럭(clk)을 반전 구동하여 상기 래치부(30)에 전달한다. 이후 상기 래치부(30)는 상기 구동부(20)로부터 전달된 신호를 래치시켜 저장하고, 이를 다시 반전시켜 상기 동기 모드 신호(sym)로서 출력한다.
반면에 상기 주변 전압(Vperi)이 상기 구동부(20)에 공급되지 않는 구간에서는 상기 구동부(20)가 상기 클럭(clk)을 반전 구동하지 못하게 된다. 그러나 상기 래치부(30)는 기 전달된 신호를 계속 보유하고 있으므로 상기 동기 모드 신호(sym)는 지속적으로 출력된다.
이하, 상기 동기 모드 감지 회로에 대한 보다 상세한 설명은 도 2를 참조하여 실시하기로 한다.
도 2는 도 1에 도시한 동기 모드 감지 회로의 상세 구성을 나타낸 회로도이다.
상기 동기 모드 감지 회로에서, 상기 제어부(10)는 상기 유효 어드레스 신호(vad)를 입력 받아 제 1 유효 어드레스 펄스 신호(vap1)를 출력하는 제 1 펄스 발생기(110) 및 상기 제 1 유효 어드레스 펄스 신호(vap1)의 인에이블 여부에 대응하여 상기 주변 전압(Vperi)을 구동하는 제 1 전압 드라이버(120)로 구성된다.
이 때 상기 제 1 펄스 발생기(110)는 상기 유효 어드레스 신호(vad)를 소정 시간 지연시키는 제 1 지연기(DLY1), 상기 제 1 지연기(DLY1)의 출력 신호를 반전시키는 제 1 인버터(IV1) 및 상기 유효 어드레스 신호(vad)와 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 제 1 유효 어드레스 펄스 신호(vap1)를 출력하는 제 1 낸드게이트(ND1)로 구성된다.
또한 상기 제 1 전압 드라이버(120)는 게이트 단에 상기 제 1 유효 어드레스 펄스 신호(vap1)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부(20)와 연결되는 제 1 트랜지스터(TR1)로 구성된다.
그리고 상기 구동부(20)는 게이트 단에 상기 클럭(clk)이 입력되고 소스 단이 상기 제어부(10)의 상기 제 1 트랜지스터(TR1)의 드레인 단과 연결되며 드레인 단이 제 1 노드(N1)에 연결되는 제 2 트랜지스터(TR2) 및 게이트 단에 상기 클럭(clk)이 입력되고 드레인 단이 상기 제 1 노드(N1)에 연결되며 소스 단이 접지되는 제 3 트랜지스터(TR3)로 구성된다.
또한 상기 래치부(30)는 상기 제 1 노드(N1)에 전달된 신호를 반전시키는 제 2 인버터(IV2), 상기 제 2 인버터(IV2)와 래치 구조를 형성하는 제 3 인버터(IV3) 및 상기 제 2 인버터(IV2)의 출력 신호를 반전시키는 제 4 인버터(IV4)로 구성된다.
이 때 상기 제 4 인버터(IV4)에서 출력되는 신호가 상기 동기 모드 신호(sym)이다.
상기 유효 어드레스 신호(vad)는 하이 인에이블 신호이므로 상기 제 1 낸드게이트(ND1)에서 출력되는 상기 제 1 유효 어드레스 펄스 신호(vap1)는 상기 유효 어드레스 신호(vad)보다 짧은 인에이블 타임을 갖는 로우 인에이블 신호가 된다. 상기 제 1 유효 어드레스 펄스 신호(vap1)가 인에이블 되면 상기 제어부(10)의 상기 제 1 트랜지스터(TR1)가 턴 온(turn on) 되므로 상기 구동부(20)는 상기 클럭(clk)을 반전시켜 상기 제 1 노드(N1)에 전달한다. 이후 래치부(30)의 상기 제 2 및 제 3 인버터(IV2, IV3)는 상기 제 1 노드(N1)에 전달된 신호를 저장한다. 그리고 상기 제 4 인버터(IV4)는 상기 제 2 인버터(IV2)의 출력 신호를 반전시켜 상기 동기 모드 신호(sym)로서 출력한다.
그러나 상기 제 1 유효 어드레스 펄스 신호(vap1)가 디스에이블 되면 상기 제어부(10)의 상기 제 1 트랜지스터(TR1)가 턴 오프(turn off) 되므로 상기 구동부(20)는 상기 클럭(clk)을 상기 제 1 노드(N1)에 전달하지 못한다. 이 때 상기 래치부(30)의 상기 제 2 및 제 3 인버터(IV2, IV3)에 저장된 신호로부터 상기 동기 모드 신호(sym)는 지속적으로 출력된다.
이와 같이 상기 동기 모드 감지 회로는 입력되는 상기 유효 어드레스 신호(vad)의 제어에 의해 상기 클럭(clk)을 구동 및 래치하여 상기 동기 모드 신호(sym)를 생성한다. 이후 상기 동기 모드 신호(sym)를 입력 받는 장치들은 상기 클럭(clk)이 입력되지 않으면 상기 동기 모드 신호(sym)가 디스에이블 되므로 현재 비동기 모드 상태라는 것을 파악할 수 있고, 상기 클럭(clk)의 입력에 의해 상기 동기 모드 신호(sym)가 인에이블 되면 현재 동기 모드 상태라는 것을 파악할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동기 모드 감지 회로의 구성을 나타낸 블록도이다.
도시한 동기 모드 감지 회로는, 상기 유효 어드레스 신호(vad)와 상기 클럭(clk)을 조합하여 기준 신호(ref)를 생성하는 제 1 신호 조합부(40), 상기 기준 신호(ref)를 래치시키는 제 1 래치부(50), 상기 제 1 래치부(50)의 출력 신호와 상기 클럭(clk)을 조합하여 감지 펄스 신호(dtp)를 생성하는 제 2 신호 조합부(60), 상기 유효 어드레스 신호(vad)의 인에이블 여부에 따라 상기 감지 펄스 신호(dtp)의 구동 및 래치를 제어하는 제어부(70), 상기 제어부(70)의 제어에 따라 상기 감지 펄스 신호(dtp)를 구동하는 구동부(80) 및 상기 구동부(80)에서 구동된 신호를 래치시키고 상기 동기 모드 신호(sym)를 출력하는 제 2 래치부(90)로 구성된다.
상기 제 1 신호 조합부(40)는 상기 유효 어드레스 신호(vad)와 상기 클럭(clk)이 갖는 전위 레벨에 따라 상기 기준 신호(ref)를 생성한다. 이후 상기 기준 신호(ref)는 상기 제 1 래치부(50)에서 래치 및 구동된 후 상기 제 2 신호 조합부(60)에 전달된다. 상기 제 2 신호 조합부(60)는 상기 제 1 래치부(50)로부터 전달된 신호와 상기 클럭(clk)을 조합하여 상기 감지 펄스 신호(dtp)를 생성한다.
상기 유효 어드레스 신호(vad)가 인에이블 되면 상기 제어부(70)는 소정 시간 동안 주변 전압(Vperi)을 상기 구동부(80)에 공급한다. 이 때 상기 구동부(80)는 상기 감지 펄스 신호(dtp)를 반전 구동하여 상기 제 2 래치부(90)에 전달한다. 이후 상기 제 2 래치부(90)는 상기 구동부(80)로부터 전달된 신호를 래치시켜 저장하고, 이를 다시 반전시켜 상기 동기 모드 신호(sym)로서 출력한다.
반면에 상기 주변 전압(Vperi)이 상기 구동부(80)에 공급되지 않는 구간에서는 상기 구동부(80)가 상기 감지 펄스 신호(dtp)를 반전 구동하지 못하게 된다. 그러나 상기 제 2 래치부(90)는 기 전달된 신호를 계속 보유하고 있으므로 상기 동기 모드 신호(sym)는 지속적으로 출력된다.
이하, 상기 동기 모드 감지 회로에 대한 보다 상세한 설명은 도 4 및 도 5를 참조하여 실시하기로 한다.
도 4는 도 2에 도시한 동기 모드 감지 회로의 상세 구성을 나타낸 회로도이고, 도 5는 도 4에 도시한 동기 모드 감지 회로의 동작을 설명하기 위한 타이밍도이다.
도 4를 보면, 상기 제 1 신호 조합부(40)는 상기 유효 어드레스 신호(vad)를 반전시키는 제 5 인버터(IV5), 상기 클럭(clk)을 반전시키는 제 6 인버터(IV6), 상기 제 5 인버터(IV5)의 출력 신호와 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2), 상기 제 5 인버터(IV5)의 출력 신호와 상기 클럭(clk)을 입력 받는 제 1 노어게이트(NR1), 게이트 단에 상기 제 2 낸드게이트(ND2)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 2 노드(N2)에 연결되는 제 4 트랜지스터(TR4) 및 게이트 단에 상기 제 1 노어게이트(NR1)의 출력 신호가 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되며 소스 단이 접지되는 제 5 트랜지스터(TR5)로 구성된다.
이 때 상기 제 2 노드(N2)에 전달되는 신호가 상기 기준 신호(ref)이다.
그리고 상기 제 1 래치부(50)는 상기 기준 신호(ref)를 반전시키는 제 7 인버터(IV7), 상기 제 7 인버터(IV7)와 래치 구조를 형성하는 제 8 인버터(IV8) 및 상기 제 7 인버터(IV7)의 출력 신호를 반전시키는 제 9 인버터(IV9)로 구성된다.
또한 상기 제 2 신호 조합부(60)는 상기 클럭(clk)을 반전시키는 제 10 인버터(IV10) 및 상기 제 9 인버터(IV9)의 출력 신호와 상기 제 10 인버터(IV10)의 출력 신호를 입력 받아 상기 감지 펄스 신호(dtp)를 출력하는 제 2 노어게이트(NR2) 로 구성된다.
상기 제어부(70)는 상기 유효 어드레스 신호(vad)를 입력 받아 제 2 유효 어드레스 펄스 신호(vap2)를 출력하는 제 2 펄스 발생기(710) 및 상기 제 2 유효 어드레스 펄스 신호(vap2)의 인에이블 여부에 대응하여 상기 주변 전압(Vperi)을 구동하는 제 2 전압 드라이버(720)로 구성된다.
이 때, 상기 제 2 펄스 발생기(710)는 상기 유효 어드레스 신호(vad)를 소정 시간 지연시키는 제 2 지연기(DLY2), 상기 제 2 지연기(DLY2)의 출력 신호를 반전시키는 제 11 인버터(IV11) 및 상기 유효 어드레스 신호(vad)와 상기 제 11 인버터(IV11)의 출력 신호를 입력 받아 상기 제 2 유효 어드레스 펄스 신호(vap2)를 출력하는 제 3 낸드게이트(ND3)로 구성된다.
또한 상기 제 2 전압 드라이버(720)는 게이트 단에 상기 제 2 유효 어드레스 펄스 신호(vap2)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부(80)와 연결되는 제 6 트랜지스터(TR6)로 구성된다.
그리고 상기 구동부(80)는 게이트 단에 상기 감지 펄스 신호(dtp)가 입력되고 소스 단이 상기 제어부(70)의 상기 제 6 트랜지스터(TR6)의 드레인 단과 연결되며 드레인 단이 제 3 노드(N3)에 연결되는 제 7 트랜지스터(TR7) 및 게이트 단에 상기 감지 펄스 신호(dtp)가 입력되고 드레인 단이 상기 제 3 노드(N3)에 연결되며 소스 단이 접지되는 제 8 트랜지스터(TR8)로 구성된다.
또한 상기 제 2 래치부(90)는 상기 제 3 노드(N3)에 전달된 신호를 반전시키는 제 12 인버터(IV12), 상기 제 12 인버터(IV12)와 래치 구조를 형성하는 제 13 인버터(IV13) 및 상기 제 12 인버터(IV12)의 출력 신호를 반전시키는 제 14 인버터(IV14)로 구성된다.
이 때 상기 제 14 인버터(IV14)에서 출력되는 신호가 상기 동기 모드 신호(sym)이다.
도 5에는 상기 클럭(clk), /ADV 신호, 상기 유효 어드레스 신호(vad), 상기 제 2 유효 어드레스 펄스 신호(vap2), 상기 제 1 노어게이트(NR1)의 출력 신호, 상기 제 2 낸드게이트(ND2)의 출력 신호, 상기 기준 신호(ref), 상기 감지 펄스 신호(dtp) 및 상기 동기 모드 신호(sym)가 도시되어 있다.
이 때 동기 모드와 비동기 모드를 구분하기 위해 상기 클럭(clk)이 입력되는 구간과 입력되지 않는 구간을 각각 도시하였다. 상기 유효 어드레스 신호(vad)는 상기 /ADV 신호의 영향을 받아 인에이블 되는 것을 볼 수 있다.
상기 유효 어드레스 신호(vad)가 인에이블 되면 상기 제어부(70)의 상기 제 3 낸드게이트(ND3)에서 출력되는 상기 제 2 유효 어드레스 펄스 신호(vap2) 또한 인에이블 된다. 이 때 상기 제 2 유효 어드레스 펄스 신호(vap2)는 상기 유효 어드레스 신호(vad)의 라이징 에지(Rising Edge) 타임의 영향을 받아 폴링 에지(Falling Edge) 타임이 형성되며 상기 유효 어드레스 신호(vad)보다 짧은 인에이블 타임을 갖는 로우 인에이블 신호이다. 도 5의 타이밍도에는 이와 같은 상기 제 2 유효 어드레스 펄스 신호(vap2)의 특성을 드러내었다.
상기 제 1 신호 조합부(40)의 상기 제 1 노어게이트(NR1)에서 출력되는 신호는 상기 유효 어드레스 신호(vad)가 인에이블 되는 구간 동안 상기 클럭(clk)의 위 상이 반전된 형태로 형성된다. 그리고 상기 제 2 낸드게이트(ND2)에서 출력되는 신호는 상기 유효 어드레스 신호(vad)가 인에이블 되는 구간 동안에는 하이 레벨의 전위를 갖게 되고, 상기 유효 어드레스 신호(vad)가 디스에이블 되는 구간 동안에는 상기 클럭(clk)과 같은 전위 레벨을 갖게 된다.
상기 제 1 노어게이트(NR1)의 출력 신호와 상기 제 2 낸드게이트(ND2)의 출력 신호가 모두 하이 레벨이면 상기 제 1 신호 조합부(40)의 출력 신호인 상기 기준 신호(ref)는 로우 레벨의 전위를 갖는다. 이후 상기 제 1 래치부(50)는 이 때의 상기 기준 신호(ref)를 저장 및 비반전 구동함으로써 상기 기준 신호(ref)의 레벨을 유지시키고 이를 출력한다. 또한 상기 제 1 노어게이트(NR1)의 출력 신호와 상기 제 2 낸드게이트(ND2)의 출력 신호가 모두 로우 레벨이면 상기 기준 신호(ref)는 하이 레벨의 전위를 갖는다. 마찬가지로 상기 제 1 래치부(50)는 이 때의 상기 기준 신호(ref)를 저장 및 비반전 구동함으로써 상기 기준 신호(ref)의 레벨을 유지시키고 이를 출력한다.
그리고 상기 감지 펄스 신호(dtp)는 상기 제 1 래치부(50)의 출력 신호가 로우 레벨일 때 상기 클럭(clk)이 하이 레벨이면 하이 레벨의 전위를 갖고, 그 외의 경우에는 로우 레벨의 전위를 갖는다.
상기 동기 모드 신호(sym)는 상기 제 2 유효 어드레스 펄스 신호(vap2)가 인에이블 되는 시점에 상기 감지 펄스 신호(dtp)가 반전 구동 및 래치되어 생성된다. 상기 제 2 유효 어드레스 펄스 신호(vap2)가 다시 디스에이블 되어도 상기 감지 펄스 신호(dtp)는 기 생성된 전위 레벨을 유지한다. 그러나 이후 상기 감지 펄스 신 호(dtp)의 라이징 에지 타임에 상기 동기 모드 신호(sym)는 폴링 에지 타임을 갖게 되고, 이 때 형성된 로우 레벨의 전위는 상기 제 2 유효 어드레스 펄스 신호(vap2)가 인에이블 될 때까지 지속된다. 상기 동기 모드 신호(sym)는 로우 인에이블 신호이므로, 도 5를 보면 상기 클럭(clk)을 감지하여 발생한 상기 감지 펄스 신호(dtp)에 의해 인에이블 되고 비동기 모드에 진입하면 디스에이블 되는 것을 확인할 수 있다.
도 1 및 도 2에서 설명한 동기 모드 회로에서는 상기 제 1 유효 어드레스 펄스 신호(vap1)가 인에이블 되었을 때 상기 클럭(clk)이 하이 레벨이면, 이후 비동기 모드에 진입하여도 이를 감지하지 못하는 문제점이 있었다.
그러나 도 3 및 도 4에서 제시한 동기 모드 회로는 상기 제 2 유효 어드레스 펄스 신호(vap2)가 인에이블 된 구간 동안 상기 클럭(clk)이 아닌, 상기 감지 펄스 신호(dtp)를 비반전 구동하여 상기 동기 모드 신호(sym)를 생성하므로 이와 같은 문제점을 해결한다. 즉, 상기 감지 펄스 신호(dtp)는 상기 유효 어드레스 신호(vad)와 상기 클럭(clk)의 조합에 의해 생성되어 상기 유효 어드레스 신호(vad)가 인에이블 되었을 때 상기 클럭(clk)이 하이 레벨이 되어도 로우 레벨의 전위를 유지하고 있기 때문에 비동기 모드에서 상기 동기 모드 신호(sym)가 하이 레벨의 전위를 갖게 되는 것이다.
이와 같이 상기 동기 모드 감지 회로는 입력되는 상기 유효 어드레스 신호(vad)의 제어에 의해 상기 클럭(clk)을 구동 및 래치하여 상기 동기 모드 신호(sym)를 생성한다. 이후 상기 동기 모드 신호(sym)를 입력 받는 장치들은 상기 클 럭(clk)이 입력되지 않으면 상기 동기 모드 신호(sym)가 디스에이블 되므로 현재 비동기 모드 상태라는 것을 파악할 수 있고, 상기 클럭(clk)의 입력에 의해 상기 동기 모드 신호(sym)가 인에이블 되면 현재 동기 모드 상태라는 것을 파악할 수 있다.
상술한 것과 같이, 본 발명에 따른 반도체 메모리 장치의 동기 모드 감지 회로를 적용하면 클럭을 선택적으로 활용하여 작동하는 반도체 메모리 장치의 기술적 한계를 극복할 수 있게 된다. 즉, 클럭의 선택적인 입력에 따라 동기 모드와 비동기 모드를 구분하여 동작하므로 반도체 메모리 장치 내의 각 회로들의 동작이 용이하게 구현된다. 또한 비동기 모드를 인지하지 못하는 부작용을 해결할 수 있는 회로를 적용함으로써 동기 모드 감지 회로의 기술적 완성도를 향상시킬 수도 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 동기 모드 감지 회로는 클럭이 입력되면 동기 모드 신호를 인에이블 시키고 클럭이 입력되지 않으면 동기 모 드 신호를 디스에이블 시킴으로써 동기 모드와 비동기 모드를 구분할 수 있도록 하는 효과가 있다.
Claims (48)
- 유효 어드레스 신호의 인에이블 여부에 대응하여 클럭의 구동을 제어하는 제어부;상기 제어부의 제어에 따라 상기 클럭을 구동하는 구동부; 및상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 1 항에 있어서,상기 제어부는,상기 유효 어드레스 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 펄스 발생기; 및상기 유효 어드레스 펄스 신호의 인에이블 여부에 대응하여 주변 전압(Vperi)을 구동하는 전압 드라이버;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 2 항에 있어서,상기 펄스 발생기는,상기 유효 어드레스 신호를 소정 시간 지연시키는 지연기;상기 지연기의 출력 신호를 반전시키는 인버터; 및상기 유효 어드레스 신호와 상기 인버터의 출력 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 낸드게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 2 항에 있어서,상기 전압 드라이버는 게이트 단에 상기 유효 어드레스 펄스 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 4 항에 있어서,상기 구동부는,게이트 단에 상기 클럭이 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드에 연결되는 제 2 트랜지스터; 및게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 3 트랜지스터;를 포함하며, 상기 제 1 노드가 출력단인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 1 항에 있어서,상기 래치부는 상기 구동부로부터 전달된 신호에 대한 래치 구조를 형성하는 두 개의 인버터를 포함하며 상기 동기 모드 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 5 항에 있어서,상기 제 1 트랜지스터의 드레인 단은 상기 제 2 트랜지스터의 소스 단과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 유효 어드레스 신호가 인에이블 되면 유효 어드레스 펄스 신호를 발생시켜 구동부에 제 1 전압의 공급을 제어하는 제어부;클럭이 하이 레벨이면 상기 제 1 전압의 공급 여부와 무관하게 상기 클럭을 반전 구동하고, 상기 클럭이 로우 레벨이면 상기 제 1 전압이 공급될 때 반전 구동하는 상기 구동부; 및상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회 로.
- 제 8 항에 있어서,상기 제어부는,상기 유효 어드레스 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 펄스 발생기; 및상기 유효 어드레스 펄스 신호의 인에이블 여부에 대응하여 상기 제 1 전압을 구동하는 전압 드라이버;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 9 항에 있어서,상기 펄스 발생기는,상기 유효 어드레스 신호를 소정 시간 지연시키는 지연기;상기 지연기의 출력 신호를 반전시키는 인버터; 및상기 유효 어드레스 신호와 상기 인버터의 출력 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 낸드게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 9 항에 있어서,상기 전압 드라이버는 게이트 단에 상기 유효 어드레스 펄스 신호가 입력되고 소스 단에 상기 제 1 전압이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 11 항에 있어서,상기 구동부는,게이트 단에 상기 클럭이 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드에 연결되는 제 2 트랜지스터; 및게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 3 트랜지스터;를 포함하며, 상기 제 1 노드가 출력단인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 8 항에 있어서,상기 래치부는 상기 구동부로부터 전달된 신호에 대한 래치 구조를 형성하는 두 개의 인버터를 포함하며 상기 동기 모드 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 12 항에 있어서,상기 제 1 트랜지스터의 드레인 단은 상기 제 2 트랜지스터의 소스 단과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 유효 어드레스 신호와 클럭을 조합하여 기준 신호를 생성하는 제 1 신호 조합부;상기 기준 신호를 래치시키는 제 1 래치부;상기 제 1 래치부의 출력 신호와 상기 클럭을 조합하여 감지 펄스 신호를 생성하는 제 2 신호 조합부;상기 유효 어드레스 신호의 인에이블 여부에 따라 상기 감지 펄스 신호의 구동을 제어하는 제어부;상기 제어부의 제어에 따라 상기 감지 펄스 신호를 구동하는 구동부; 및상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 15 항에 있어서,상기 제 1 신호 조합부는,상기 유효 어드레스 신호를 반전시키는 제 1 인버터;상기 클럭을 반전시키는 제 2 인버터;상기 제 1 인버터의 출력 신호와 상기 제 2 인버터의 출력 신호를 입력 받는 낸드게이트;상기 제 1 인버터의 출력 신호와 상기 클럭을 입력 받는 노어게이트;게이트 단에 상기 낸드게이트의 출력 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터; 및게이트 단에 상기 노어게이트의 출력 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;를 포함하며, 상기 제 2 노드로부터 상기 기준 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 15 항에 있어서,제 1 래치부는,상기 기준 신호를 반전시키는 제 1 인버터;상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터; 및상기 제 1 인버터의 출력 신호를 반전시키는 제 3 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 15 항에 있어서,상기 제 2 신호 조합부는,상기 클럭을 반전시키는 인버터; 및상기 인버터의 출력 신호와 상기 제 1 래치부의 출력 신호를 입력 받아 상기 감지 펄스 신호를 출력하는 노어게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 15 항에 있어서,상기 제어부는,상기 유효 어드레스 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 펄스 발생기; 및상기 유효 어드레스 펄스 신호의 인에이블 여부에 대응하여 주변 전압(Vperi)을 구동하는 전압 드라이버;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 19 항에 있어서,상기 펄스 발생기는,상기 유효 어드레스 신호를 소정 시간 지연시키는 지연기;상기 지연기의 출력 신호를 반전시키는 인버터; 및상기 유효 어드레스 신호와 상기 인버터의 출력 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 낸드게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 19 항에 있어서,상기 전압 드라이버는 게이트 단에 상기 유효 어드레스 펄스 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 21 항에 있어서,상기 구동부는,게이트 단에 상기 감지 펄스 신호가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드에 연결되는 제 2 트랜지스터; 및게이트 단에 상기 감지 펄스 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 3 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 15 항에 있어서,상기 제 2 래치부는 상기 구동부로부터 전달된 신호에 대한 래치 구조를 형성하는 두 개의 인버터를 포함하며, 상기 동기 모드 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 22 항에 있어서,상기 제 1 트랜지스터의 드레인 단은 상기 제 2 트랜지스터의 소스 단과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 유효 어드레스 신호의 인에이블 여부에 따라 클럭을 구동하여 제 1 및 제 2 신호를 생성하고, 상기 제 1 및 제 2 신호로부터 기준 신호를 생성하는 제 1 신호 조합부;상기 기준 신호를 래치시키는 제 1 래치부;상기 제 1 래치부의 출력 신호의 전위가 하이 레벨이면 로우 레벨의 전위를 형성하고, 상기 제 1 래치부의 출력 신호의 전위가 로우 레벨이면 상기 클럭이 비반전 구동된 전위 레벨을 형성하는 감지 펄스 신호를 생성하는 제 2 신호 조합부;상기 유효 어드레스 신호가 인에이블 되면 유효 어드레스 펄스 신호를 발생시켜 구동부에 제 1 전압의 공급을 제어하는 제어부;상기 클럭이 하이 레벨이면 상기 제 1 전압의 공급 여부와 무관하게 상기 클럭을 반전 구동하고, 상기 클럭이 로우 레벨이면 상기 제 1 전압이 공급될 때 반전 구동하는 상기 구동부; 및상기 구동부에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 25 항에 있어서,상기 제 1 신호 조합부는,상기 유효 어드레스 신호를 반전시키는 제 1 인버터;상기 클럭을 반전시키는 제 2 인버터;상기 제 1 인버터의 출력 신호와 상기 제 2 인버터의 출력 신호를 입력 받는 낸드게이트;상기 제 1 인버터의 출력 신호와 상기 클럭을 입력 받는 노어게이트;게이트 단에 상기 낸드게이트의 출력 신호가 입력되고 소스 단에 상기 제 1 전압이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터; 및게이트 단에 상기 노어게이트의 출력 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;를 포함하며, 상기 제 2 노드로부터 상기 기준 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 25 항에 있어서,제 1 래치부는,상기 기준 신호를 반전시키는 제 1 인버터;상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터; 및상기 제 1 인버터의 출력 신호를 반전시키는 제 3 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 25 항에 있어서,상기 제 2 신호 조합부는,상기 클럭을 반전시키는 인버터; 및상기 인버터의 출력 신호와 상기 제 1 래치부의 출력 신호를 입력 받아 상기 감지 펄스 신호를 출력하는 노어게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 25 항에 있어서,상기 제어부는,상기 유효 어드레스 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 펄스 발생기; 및상기 유효 어드레스 펄스 신호의 인에이블 여부에 대응하여 상기 제 1 전압을 구동하는 전압 드라이버;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 29 항에 있어서,상기 펄스 발생기는,상기 유효 어드레스 신호를 소정 시간 지연시키는 지연기;상기 지연기의 출력 신호를 반전시키는 인버터; 및상기 유효 어드레스 신호와 상기 인버터의 출력 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 낸드게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 29 항에 있어서,상기 전압 드라이버는 게이트 단에 상기 유효 어드레스 펄스 신호가 입력되고 소스 단에 상기 제 1 전압이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 31 항에 있어서,상기 구동부는,게이트 단에 상기 감지 펄스 신호가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드에 연결되는 제 2 트랜지스터; 및게이트 단에 상기 감지 펄스 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 3 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 25 항에 있어서,상기 제 2 래치부는 상기 구동부로부터 전달된 신호에 대한 래치 구조를 형성하는 두 개의 인버터를 포함하며, 상기 동기 모드 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 32 항에 있어서,상기 제 1 트랜지스터의 드레인 단은 상기 제 2 트랜지스터의 소스 단과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 8 항 또는 제 25 항에 있어서,상기 제 1 전압은 주변 전압(Vperi)인 것을 특징으로 하는 반도체 메모리 장 치의 동기 모드 감지 회로.
- 제 1 항, 제 8 항, 제 15 항 또는 제 25 항 중 어느 한 항에 있어서,상기 유효 어드레스 신호는 /ADV 신호의 위상이 반전되어 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- 제 2 항, 제 9 항, 제 19 항 또는 제 29 항 중 어느 한 항에 있어서,상기 유효 어드레스 펄스 신호는 상기 유효 어드레스 신호에 비해 짧은 인에이블 타임을 갖는 로우 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 회로.
- a) 유효 어드레스 신호의 인에이블 여부에 대응하여 클럭의 구동을 제어하는 단계;b) 상기 a) 단계의 제어에 따라 상기 클럭을 구동하는 단계; 및c) 상기 b) 단계에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 38 항에 있어서,상기 a) 단계는, 상기 유효 어드레스 신호가 인에이블 되면 유효 어드레스 펄스 신호를 생성하고, 상기 유효 어드레스 펄스 신호의 인에이블 여부 따라 상기 클럭의 구동에 사용되는 제 1 전압을 공급 또는 차단하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 38 항에 있어서,상기 b) 단계는, 상기 클럭이 하이 레벨이면 제 1 전압의 공급 여부와 무관하게 상기 클럭을 반전 구동하고, 상기 클럭이 로우 레벨이면 상기 제 1 전압이 공급될 때 반전 구동하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- a) 유효 어드레스 신호와 클럭을 조합하여 기준 신호를 생성하는 단계;b) 상기 기준 신호를 래치시키는 단계;c) 상기 래치된 신호와 상기 클럭을 조합하여 감지 펄스 신호를 생성하는 단계;d) 상기 유효 어드레스 신호의 인에이블 여부에 따라 상기 감지 펄스 신호의 구동을 제어하는 단계;e) 상기 d) 단계의 제어에 따라 상기 감지 펄스 신호를 구동하는 단계; 및f) 상기 e) 단계에서 구동된 신호를 래치시키고 동기 모드 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 41 항에 있어서,상기 a) 단계는, 상기 유효 어드레스 신호의 인에이블 여부에 따라 클럭을 구동하여 제 1 및 제 2 신호를 생성하고, 상기 제 1 및 제 2 신호로부터 기준 신호를 생성하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 41 항에 있어서,상기 c) 단계는, 상기 b) 단계에서 래치된 신호의 전위가 하이 레벨이면 로우 레벨의 전위를 형성하고, 상기 b) 단계에서 래치된의 출력 신호의 전위가 로우 레벨이면 상기 클럭이 비반전 구동된 전위 레벨을 형성하는 감지 펄스 신호를 생성하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 41 항에 있어서,상기 d) 단계는, 상기 유효 어드레스 신호가 인에이블 되면 유효 어드레스 펄스 신호를 생성하고, 상기 유효 어드레스 펄스 신호의 인에이블 여부 따라 상기 클럭의 구동에 사용되는 제 1 전압을 공급 또는 차단하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 41 항에 있어서,상기 e) 단계는, 상기 클럭이 하이 레벨이면 제 1 전압의 공급 여부와 무관하게 상기 클럭을 반전 구동하고, 상기 클럭이 로우 레벨이면 상기 제 1 전압이 공급될 때 반전 구동하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 38 항 또는 제 41 항에 있어서,상기 유효 어드레스 신호는 /ADV 신호의 위상이 반전되어 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 39 항 또는 제 44 항에 있어서,상기 유효 어드레스 펄스 신호는 상기 유효 어드레스 신호에 비해 짧은 인에이블 타임을 갖는 로우 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
- 제 39 항, 제 40 항, 제 44 항 또는 제 45 항 중 어느 한 항에 있어서,상기 제 1 전압은 주변 전압(Vperi)인 것을 특징으로 하는 반도체 메모리 장치의 동기 모드 감지 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
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