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KR100735534B1 - 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법 - Google Patents

나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법 Download PDF

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Publication number
KR100735534B1
KR100735534B1 KR1020060030581A KR20060030581A KR100735534B1 KR 100735534 B1 KR100735534 B1 KR 100735534B1 KR 1020060030581 A KR1020060030581 A KR 1020060030581A KR 20060030581 A KR20060030581 A KR 20060030581A KR 100735534 B1 KR100735534 B1 KR 100735534B1
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KR
South Korea
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insulating film
annealing
integrated circuit
semiconductor integrated
circuit device
Prior art date
Application number
KR1020060030581A
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Inventor
최삼종
조규철
최수열
김용권
박영수
인찬국
박해진
김상식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US11/510,058 priority patent/US20070232041A1/en
Priority to JP2007097661A priority patent/JP2007281470A/ja
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Abstract

나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법이 제공된다. 비휘발성 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막을 형성하고, 제1 절연막 내에 나노 크리스탈 형성용 이온을 주입하고, 제1 절연막 상에 유전율 4이상인 제2 절연막을 형성하고, 어닐링을 수행하여 제1 절연막, 제2 절연막 및 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩막을 형성한다.
비휘발성, 나노 크리스탈, 이온 주입, 어닐링

Description

나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조 방법{Nano crystal nonvolatile semiconductor integrated circuit device and fabrication method thereof}
도 1은 본 발명의 실시예들에 따른 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 고유전율 전하 트랩막을 형성하는 방법을 설명하기 위한 개략적인 공정 단면도이다.
도 2a 및 도 2b는 이온 주입 후 실시하는 급속 열적 어닐링 공정의 타이밍도들이다.
도 3a 및 도 3b는 각각 도 1 내지 도 2b를 참조하여 설명한 제조 방법에 의해 제조된 고유전율 전하 트랩 이중막 및 고유전율 전하 트랩 단일막의 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 반도체 집적 회로 장치를 나타내는 단면도이다.
도 5a 내지 도 5c는 도 4에 도시되어 있는 비휘발성 반도체 집적 회로 장치의 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예들에 따른 비휘발성 반도체 집적 회로 장치를 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 의해 제조된 고유전율 전하 트랩 이중막의 TEM 사진이다.
도 8은 본 발명의 일 실시예에 의해 제조된 고유전율 전하 트랩 이중막을 포함하는 비휘발성 반도체 집적 회로 장치의 커패시턴스(C)-전압(V) 커브를 나타낸다.
도 9는 이온 주입 전 어닐링 온도를 달리하여 형성한 다양한 전하 트랩 이중막을 포함하는 비휘발성 반도체 집적 회로 장치들의 누설 전류 특성을 측정한 그래프이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 의해 제조된 고유전율 전하 트랩 단일막을 포함하는 비휘발성 반도체 집적 회로 장치의 C-V 커브를 나타낸다.
(도면의 주요 부분에 대한 부호의 설명)
100: 기판 110: 제1 절연막
111: 어닐링 112: 나노 크리스탈 형성용 이온 주입
120: 제2 절연막 122: 어닐링
130_NC: 전하 트랩 나노 크리스탈
135a, 135b: 터널링막 140a, 140b: 커플링 및 블록킹 절연막
150a: 나노 크리스탈 임베디드 고유전율 전하 트랩 이중막
150b: 나노 크리스탈 임베디드 고유전율 전하 트랩 단일막
160: 콘트롤 게이트 170S, 170D: 소오스, 드레인
180: 채널
본 발명은 비휘발성 반도체 집적 회로 장치에 관한 것으로 나노 크리스탈 임베디드 고유전율 전하 트랩막을 포함하는 비휘발성 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
비휘발성 반도체 집적 회로 장치는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 반도체 집적 회로 장치는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다. 그런데, 정보 통신 장치의 다기능화 및 고기능화에 따라 비휘발성 반도체 집적 회로 장치에 있어서 저전력 구동, 고속 동작, 높은 신뢰성, 대용량화 및 고집적화가 필수적으로 요구되고 있다.
이와 같은 요구를 만족시키기 위해 플로팅 게이트 대신 나노 크리스탈을 전하 트랩 노드로 사용하는 다양한 시도들이 행해지고 있다. 그러나, 현재까지 개발된 제조 방법에 따라 나노 크리스탈 비휘발성 집적 회로 장치를 제조할 경우 커패시턴스-전압 커브가 메모리 히스테리시스 특성을 나타내지 못하는 경우가 대부분이다.
또, 메모리 히스테리시스 특성을 나타내는 나노 크리스탈 비휘발성 집적 회로 장치의 경우 전하 트랩 구조물이 적어도 3층막 이상으로 구현되어야 하기 때문에 제조 공정이 복잡하다.
본 발명이 이루고자 하는 기술적 과제는 메모리 히스테리시스 특성을 나타내는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 히스테리시스 특성을 나타내며 단순화된 구조를 가지는 나노 크리스탈 비휘발성 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막을 형성하고, 상기 제1 절연막 내에 나노 크리스탈 형성용 이온을 주입하고, 상기 제1 절연막 상에 유전율 4 이상인 제2 절연막을 형성하고, 어닐링을 수행하여 상기 제1 절연막, 상기 제2 절연막 및 상기 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 이중막을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 에너지 밴 드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 절연막을 형성하고, 상기 절연막 내에 나노 크리스탈 형성용 이온을 7~10KeV 이온 주입 에너지로 주입하고, 어닐링을 수행하여 다수의 전하 저장 나노 크리스탈이 임베디드된 전하 트랩막을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 나노 크리스탈 비휘발성 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 내에 형성되고 그 사이에 채널 영역을 정의하는 소오스/드레인 영역, 상기 채널 영역 상의 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막, 상기 제1 절연막 상의 유전율 4 이상인 제2 절연막, 및 상기 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 이중막, 및 상기 전하 트랩 이중막 상의 콘트롤 게이트로 이루어지되, 상기 콘트롤 게이트는 상기 나노 크리스탈 하부의 상기 제1 절연막은 터널링 절연막이 되고, 상기 나노 크리스탈 상부의 상기 제1 절연막과 제2 절연막은 커플링 및 블록킹 절연막이 되도록 하는 콘트롤 게이트를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 나노 크리스탈 비휘발성 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 내에 형성되고 그 사이에 채널 영역을 정의하는 소오스/드레인 영역, 상기 채널 영역 상의 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 절연막, 상기 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 단일막, 및 상기 전하 트랩 단일막 상의 콘트롤 게이트로 이루어지되, 상기 콘트롤 게이트는 상기 나노 크리스탈 하부의 상기 절연막은 터널링 절연막이 되고, 상기 나노 크리스탈 상부의 상기 절연막은 커플링 및 블록킹 절연막이 되도록 하는 콘트롤 게이트를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
도 1은 나노 크리스탈 비휘발성 집적 회로 장치를 구성하는 전하 트랩막의 제조 방법의 다양한 실시예들을 설명하기 위한 도면이다. 도 1의 각 행은 본 발명의 실시예들을 구성하는 다양한 공정들을 나타내고, 제1 및 제2 열은 고유전율 전하 트랩 이중막 제조 방법의 실시예들을 제3 및 제4 열은 고유전율 전하 트랩 단일막 제조 방법의 실시예들을 각각 나타낸다.
도 1을 참조하면, 먼저, 기판(100) 상에 제1 절연막(110)을 형성한다.
제1 절연막(110)은 5eV 초과의 에너지 밴드갭을 가지는 물질막으로 형성하여 초기 상태에서는 전자의 터널링이 용이하지 않도록 할 수 있다. 제1 절연막(110)은 7초과의 유전율을 가지는 물질막으로 형성하면, 산화막이나 질화막을 사용하는 경우에 비해 전기적으로는 같은 EOT(등가 산화막 두께)를 가지면서 물리적으로는 터널링이 일어나지 않는 보다 두꺼운 상태로 형성할 수 있으므로 고집적 소자의 형성에 유리하다. 제1 절연막(110)은 실리콘 산화막보다 막질이 치밀한 막으로 형성하여, 내부에 주입된 나노 크리스탈 형성용 이온의 수직, 수평 방향으로의 확산을 최소화할 수 있으므로, 공정 튜브 내에 다수의 웨이퍼를 동시에 인입하여 공정을 진 행할 경우, 한 웨이퍼 내에서 외부로 확산(out diffusion)되는 이온에 의해 인접 웨이퍼가 오염되는 상호 오염 현상(cross contamination)을 최소화할 수 있다.
즉, 제1 절연막(110)은 3족 금속(예., Sc, Y, La), 4족 금속(예., Zr, Hf, Ti), 또는 13족 금속(예., Al)의 단일 금속 산화물 또는 합금 산화물로 형성할 수 있다. 이들 물질은 AxOy, AxB1-xOy, AxOyNz 또는 AxB1-xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La 및 Al로 이루어진 그룹에서 선택된 이종 물질임)로 표시될 수 있다. 상기 화학식으로 표시된 물질중 Al2O3(유전율 9, 에너지 밴드 갭 8.7eV)가 용이하게 본 발명의 제1 절연막(110) 형성 물질로 사용될 수 있다. HfO2(유전율 25, 에너지 밴드 갭 5.7eV) 또는 ZrO2(유전율 25, 에너지 밴드 갭 7.8eV)도 상술한 조건을 충족하는 물질들의 일례가 될 수 있다.
제1 절연막(110)의 두께는 가능한 얇게 형성하는 것이 나노 크리스탈 단일층 형성에 보다 유리할 수 있다. 후속 공정에서 제1 절연막(110) 상에 제2 절연막(120 참고)을 형성하는 경우에는 제1 절연막(110)의 두께는 가능한 얇게 예컨대 20nm 이하로 형성한다. 후속 공정에서 제2 절연막(120)의 형성을 생략하는 경우에는 제1 절연막(110)의 두께는 30nm 이하로 형성한다. 제1 절연막(110)은 원자층 증착법 또는 PECVD(Plasma Enhance Chemical Vapor Deposition) 법 등으로 형성할 수 있다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에서는 제1 절연막(110) 형성 후 나노 크리스탈 형성용 이온(112) 주입 전에 급속 열적 어닐링(111)을 수행할 수 있다. 급속 열적 어닐링(111)은 본 발명의 실시예들에 따라 제조된 전하 트랩막을 채용한 비휘발성 반도체 집적 회로 장치에서 누설 전류가 발생하는 것을 억제하기 위 하여 수행할 수 있다. 또, 급속 열적 어닐링(111)을 통해 제1 절연막(110)을 결정화함으로써 후속의 나노 크리스탈 형성용 이온 주입시 주입된 이온들의 확산을 효과적으로 억제하여 나노 크리스탈을 단일층으로 잘 형성되게 할 수 있다. 급속 열적 어닐링(111)은 비활성 가스, 예컨대 질소 가스 분위기 하에서 수행할 수 있다. 따라서, 급속 열적 어닐링(111)은 제1 절연막(110)의 결정화 온도 이상에서 수행할 수 있다. 예를 들어 상기 제1 절연막(110)을 Al2O3 로 형성한 경우에는 약 950℃ 이상의 온도에서 급속 열적 어닐링(111)을 수행할 수 있다. 급속 열적 어닐링(111)은 5 내지 30 분간 수행할 수 있다.
다시 도 1을 참조하면, 제1 절연막(110) 내에 나노 크리스탈 형성용 이온을 주입(112)한다.
나노 크리스탈 형성용 이온으로는 실리콘 이온, 게르마늄 이온 등이 모두 사용될 수 있다. 그러나, 아래 표 1에서 보여지는 바와 같이 게르마늄이 실리콘에 비해 유전율이 크고 에너지 밴드 갭이 작기 때문에 저전압 구동 관점에서 유리하다. 또, 나노 크리스탈 형성 온도가 낮고 열 확산도(thermal diffusivity)가 작기 때문에 고온 열처리시 수직, 수평방향으로 확산되는 정도가 작다. 따라서, 원하는 위치에 나노 크리스탈 점(dot) 형성이 용이하고, 나노 크리스탈을 단일층으로 형성하기가 용이하고, 고온 열처리시 외부로 확산(out diffusion)되는 것을 용이하게 방지할 수 있고, 인접한 나노 크리스탈 점간의 수직 및/또는 수평상 간섭이 최소화되기 때문에 나노 크리스탈 점을 균일한 크기로 형성할 수 있다. 또, 실리콘 이온보다 확산도가 작은 게르마늄 이온을 사용하면, 공정 튜브 내에 다수의 웨이퍼를 동시에 인입하여 공정을 진행할 경우, 한 웨이퍼내에서 외부로 확산(out diffusion)되는 이온에 의해 인접 웨이퍼가 오염되는 현상(cross contamination)을 최소화할 수 있다.
또한 뒤에서 설명하는 나노 크리스탈 형성을 위한 급속 열적 어닐링 공정을 보다 저온에서 실시할 수 있다. 저온 어닐링 공정을 실시할 경우 임베디드되는 나노 크리스탈 점들이 수직 다층으로 퍼지지 않아서 나노 크리스탈을 단일층으로 형성될 수 있다. 또, 게르마늄은 실리콘보다 이동도가 크기 때문에 고속 동작의 비휘발성 집적 회로 장치 구현에 보다 적합할 수 있다.
게르마늄 실리콘
유전율(Dielectric constant) 16.0 11.9
에너지 밴드 갭(eV) 0.66 1.12
나노 크리스탈 형성 온도(℃) 700-950℃ 950-1100℃
열 확산도(Thermal diffusivity)(㎠/s) 0.36 0.9
이동도(Mobility(㎠/V-s)) 전자 3900 1500
정공 1900 450
이온 주입(112)은 최종 형성되는 나노 크리스탈 점(dot)의 직경과 전하 트랩막을 구성하는 제1 절연막(110)내에 임베디드되는 나노 크리스탈(도 3a 및 3b의 130_NC 참고) 하부의 트랩 절연막(도 3a 및 3b의 135 a,b참고)의 두께에 따라 이온 주입 에너지와 도우즈를 조절하여 수행할 수 있다. 이온 주입 에너지 및 도우즈는 TRIM(TRansport of Ions in Matter) 시뮬레이션 코드를 사용하여 결정할 수 있다.
후속 공정에서 제1 절연막(110) 상에 제2 절연막(120 참고)을 형성하는 경우에는 10KeV 이하, 바람직하기로는 5~10KeV의 에너지로 이온 주입(112)을 수행한다. 후속 공정에서 제2 절연막(120)의 형성을 생략하는 경우에는 10KeV 이하, 바람직하기로는 7~10KeV의 에너지로 이온 주입(112)을 수행한다. 이와 같은 이온 주입 에너지로 이온을 주입할 경우 트랩 절연막(135b)의 두께가 9nm 이하가 되도록 할 수 있다. 이때, 이온 주입 도우즈는 1×1016/cm2 이하의 도우즈가 사용될 수 있다.
도 1을 참고하면, 본 발명의 몇몇 실시예들(도1의 col. 1&2)에서는 나노 크리스탈 형성용 이온이 주입된 제1 절연막(110) 상에 제2 절연막(120)을 형성한다.
제2 절연막(120)은 후속의 급속 열적 어닐링 공정시 제1 절연막(110)에 주입된 나노 크리스탈 형성용 이온, 예컨대 게르마늄 이온이 밖으로 확산(out diffusion)되어 나오는 것을 보다 효과적으로 차단하는 캡핑막 기능을 위해서 형성할 수 있다. 캡핑막으로 기능하는 제2 절연막(120)을 형성함으로써 제1 절연막(110)내의 원하는 위치에 나노 크리스탈을 보다 효과적으로 임베디드시킬 수 있다.
제2 절연막은(120)은 유전율 4 이상의 고유전율 물질로 형성하는 것이 유리하다. 제2 절연막(120)을 유전율 4 이상의 고유전율 물질로 형성하여 커패시턴스를 증대시키면 본 발명의 실시 예들에 의해 제조된 고유전율 전하 트랩막을 채용한 비휘발성 반도체 집적 회로 장치의 고속 동작 및 대용량이 가능하도록 할 수 있다.
따라서, 제2 절연막(120)은 AxOy, AxB1-xOy, AxOyNz, AxB1-xOyNz (A 및 B는 Sc, Y, La, Ti, Zr, Hf, 및 Al로 이루어진 그룹에서 선택된 이종 물질임) 또는 SiN으로 형성될 수 있다.
한편, 제2 절연막(120)은 제1 절연막(110)과 동종의 물질 또는 이종의 물질 어느 것으로라도 형성할 수 있으나, 제1 절연막(110)과 같이 동종의 고유전율 물질로 형성할 경우에는 고용량 고속 동작이 가능한 비휘발성 집적 회로 장치의 형성이 가능하며, 별도의 제조 설비가 필요하지 않고 공정 단축의 장점이 있다.
그러므로, 제2 절연막(120)은 Al2O3, HfO2, ZrO2로 형성될 수 있다. 그리고, 제2 절연막(120)은 원자층 증착법, PECVD(Plasma Enhance Chemical Vapor Deposition) 법 등으로 형성할 수 있다.
한편, 고속 동작이 가능하도록 커패시턴스를 최대화하기 위해서는 제2 절연막(120)의 두께는 10nm 이하로 형성한다.
도 1을 참조하면, 본 발명의 실시예들에서는 나노 크리스탈 형성용 이온 주입(112) 직후 또는 제2 절연막(120) 형성 후에 급속 열적 어닐링 공정(122)을 실시한다.
급속 열적 어닐링(122)은 비활성 가스, 예컨대 질소 가스 분위기 하에서 제1 절연막(110) 내에 이온 주입된 이온들이 외부로 확산되는 것을 최소화하면서 이온들의 크리스탈화가 가능한 온도에서 수행한다.
급속 열적 어닐링(122)은 도 2a에 도시되어 있는 바와 같이 1 스텝 어닐링으로 수행하거나 도 2b에 도시되어 있는 바와 같이 2 스텝 어닐링으로 수행할 수 있다. 그리고, 급속 열적 어닐링(122)의 온도는 이온 주입(112) 전의 급속 열적 어닐링(111)의 수행 여부 및 제2 절연막(120)의 형성 여부에 따라 그 범위가 달라질 수 있다.
도 2a를 참고하면, 1 스텝 어닐링은 700 내지 950℃에서 수행할 수 있다. 1 스텝 어닐링은 5 내지 30분간 진행될 수 있으며, 약 10 내지 30분 정도 수행하는 것이 원하는 메모리 히스테리시스 특성을 나타내도록 하면서도 어닐링 효율을 최대화한다는 측면에서 바람직하다. 이온 주입(112) 전에 어닐링(111)을 실시한 경우에는 가능한 저온(예를 들면, 700 내지 900℃) 에서 실시할 수 있다. 이온 주입(112) 전 어닐링(111)을 생략한 경우에는 가능한 고온(예를 들면, 900 내지 950℃)에서 실시하는 것이 이온들의 크리스탈화와 함께 누설 전류 생성 억제 효과를 동시에 달성할 수 있다.
도 2b를 참고하면, 2 스텝 어닐링은 제1 온도에서 실시하는 1차 어닐링과 제1 온도보다 고온인 제2 온도에서 실시하는 2차 어닐링을 포함한다. 1차 어닐링은 나노 크리스탈이 형성되도록 하는 것을 주된 목적으로 하고, 2차 어닐링은 제1 절연막(110)을 보다 조밀화하고 제1 절연막(110) 내에 발생한 손상을 치유(curing)할 뿐만 아니라 이온 주입(112) 전 어닐링(111)을 생략한 경우에는 누설 전류 생성을 억제하는 것을 주된 목적으로 한다. 따라서, 1차 어닐링은 700 내지 900℃ 범위에서 5 내지 30분간 2차 어닐링은 900 내지 1050℃의 범위에서 5 내지 30분간 수행할 수 있다. 그러나, 각 어닐링의 실시 목적이 언급한 주된 목적에 제한되는 것은 아니며 서로 다른 어닐링의 주된 목적도 동시에 달성할 수 있으므로 각 온도 범위 또한 변경될 수 있음은 물론이다.
2 스텝 어닐링에 따르면, 상대적으로 저온인 제1 온도에서 1차 어닐링을 하여 가능한 나노 크리스탈의 배열을 단층이 되도록 함과 동시에 3nm 내지 7nm 정도의 직경 범위내의 나노 크리스탈을 용이하게 형성할 수 있으며, 상대적으로 고온인 제2 온도에서 2차 어닐링을 하여 제1 절연막(110) 내에 발생한 결함등을 효과적으로 치유할 수 있다.
상기 급속 열적 어닐링을 실시한 결과 도 3a 및 3b에 도시된 바와 같이 고유전율 전하 트랩막(150a, 150b)이 완성된다. 도 3a는 고유전율 전하 트랩 이중막(150a)을 도 3b는 고유전율 전하 트랩 단일막(150b)을 각각 나타낸다.
고유전율 전하 트랩 이중막(150a)은 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막(110)과 유전율이 4이상인 제2 절연막(120) 및 제1 절연막(110) 내에 임베디드된 다수의 전하 저장 나노 크리스탈(130_NC)을 포함한다. 나노 크리스탈(130_NC) 하부의 제1 절연막(110a) 부분은 터널링 절연막(135a)이 되고 나노 크리스탈(130_NC) 상부의 제1 절연막(110b)과 제2 절연막(120)은 커플링 및 블록킹 절연막(140a)이 된다. 급속 열적 어닐링시 나노 크리스탈 형성용 이온이 일부 확산되기 때문에 전하 저장 나노 크리스탈(130_NC)은 기판(100) 표면으로부터 약 9nm 이하의 거리만큼 이격되어 임베디드된다. 다시 말하면 터널링 절연막(135a)의 두께가 9nm 이하가 된다.
고유전율 전하 트랩 단일막(150b)은 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막(110)과 제1 절연막(110) 내에 임베디드된 다수의 전하 저장 나노 크리스탈(130_NC)을 포함한다. 나노 크리스탈(130_NC) 하부의 제1 절연막(110a) 부분은 터널링 절연막(135b)이 되고 나노 크리스탈(130_NC) 상부의 제1 절연막(110b)은 커플링 및 블록킹 절연막(140b)이 된다. 급속 열적 어닐링 결과 전하 저장 나노 크리스탈(130_NC)이 최종적으로 기판(100) 표면으로부터 약 9nm 이하의 거리만큼 이격되어 임베디드될 수 있다. 다시 말하면 터널링 절연막(135b)의 두께가 9nm 이하가 된다.
이하에서는 도 3a에 예시되어 있는 고유전율 전하 트랩 이중막(150a)을 포함하는 비휘발성 반도체 집적 회로 장치를 예시하여 본 발명의 실시예들에 따른 비휘발성 반도체 집적 회로 장치에 대하여 설명한다. 도 3b에 예시되어 있는 고유전율 전하 트랩 단일막(150b)을 포함하는 비휘발성 반도체 집적 회로 장치의 경우에는 고유전율 전하 트랩 이중막(150a) 대신 고유전율 전하 트랩 단일막(150b)이 사용된다는 점을 제외하고는 이하에서 설명하는 비휘발성 반도체 집적 회로 장치와 설명과 실질적으로 동일하게 구현될 수 있으므로 불필요한 중복 설명을 피하기 위하여 그 설명을 생략한다.
도 4를 참고하면, 나노 크리스탈 비휘발성 반도체 집적 회로 장치는 소오스/드레인(170S, 170D)에 의해 정의되는 채널(180) 상에 형성된 다수의 전하 트랩 나노 크리스탈(130_NC)을 포함하는 고유전율 전하 트랩 이중막(150a) 및 콘트롤 게이트(160)를 포함한다.
구체적으로, 소자 분리 영역(미도시)에 의해 정의된 액티브 영역에 소오스(170S)와 드레인(170D)이 형성되어 있다. 소오스(170S)와 드레인(170D)은 도면에 도시되어 있는 바와 같이 LDD 형태로 구성될 수 있으나, 메모리 셀의 펀치 스루우가 문제가 될 경우에는 저농도 불순물 영역만으로만 구성될 수도 있다.
소오스(170S)와 드레인(170D) 사이에 채널(180)이 정의된다. 채널(180) 영역 상에는 다수의 전하 저장 나노 크리스탈(130_NC)을 포함하는 고유전율 전하 트랩 이중막(150a)이 형성된다. 고유전율 전하 트랩 이중막(150a)은 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막(110)과 유전율 4 이상인 제2 절연막(120) 및 제1 절연막(110) 내에 임베디드된 다수의 전하 저장 나노 크리스탈(130_NC)을 포함한다. 고유전율 전하 트랩 이중막(150a) 상에 콘트롤 게이트(160)가 형성되어 나노 크리스탈(130_NC) 하부의 제1 절연막(110a)은 터널링 절연막(135a)이 되고 나노 크리스탈(130_NC) 상부의 제1 절연막(110b)과 제2 절연막(120)은 커플링 및 블록킹 절연막(140a)이 된다.
터널링막(135a)은 일정 프로그램 전압이 인가되면 전자의 터널링이 가능하도록 하는 두께, 예컨대 9nm 이하일 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 실시예들에서는 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 막으로 이루어질 수 있다.
다수의 전하 트랩 나노 크리스탈(130_NC)는 직경이 1 내지 15nm, 바람직하기로는 3 내지 7nm 크기의 점(dot) 형태로 형성된 나노 크리스탈을 포괄하는 의미로 사용될 수 있다. 나노 크리스탈(130_NC) 간의 간격은 전하의 측면 확산(lateral diffusion)으로 인한 교란(disturb)현상을 방지하기 위해 3 내지 7nm가 되도록 하는 것이 바람직하나, 이에 제한되는 것은 아니다.
커플링 및 블록킹막(140a)은 콘트롤 게이트(160)에 인가된 전압이 커플링을 통해 나노 크리스탈(130_NC)에 전달되도록 하고 나노 크리스탈(130_NC)에 저장된 전하가 콘트롤 게이트(160)쪽으로 이동하는 것을 블록킹한다.
콘트롤 게이트(160)는 불순물이 도우프된 다결정 실리콘막, 금속실리사이드막, 금속막의 단일막 또는 금속막/금속장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막의 다층막으로 이루어질 수 있다. 금속으로는 Al, W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti 등이, 금속 장벽 물질로는 WN, TiN, TaN, TaCN, MoN 등이, 금속 실리사이드로는 WSix, CoSix, NiSix 등이 사용될 수 있으나 이에 한정되는 것은 아니다. 콘트롤 게이트(160) 상면에는 캡핑막(162)이 측벽에는 측벽 스페이서(165)가 더 형성되어 있을 수 있다. 소오스(170S)와 드레인(170D)을 LDD 형태로 구성하지 않고 저농도 불순물 영역만으로 구성할 경우 측벽 스페이서(165)는 콘트롤 게이트(160)의 산화를 통해 만든 측벽 산화막일 수 있다.
도 5a 내지 도 5c는 도 4에 도시되어 있는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 5a는 제1 절연막(110)과 제2 절연막(120)들은 에너지 밴드 갭이 약 8.7eV이고, 유전율이 9인 Al2O3로, 나노 크리스탈(130_NC)을 에너지 밴드 갭이 약 0.66eV인 게르마늄 나노 크리스탈로, 콘트롤 게이트(160)를 알루미늄으로 구현한 비휘발성 집적 회로 장치의 초기 상태의 에너지 밴드 다이어그램을 예시한 것이다. 이 때, Al2O3 터널링 절연막(135a)의 두께가 9nm 이고, 직경 평균이 4nm인 게르마늄 나노 크리스탈(130_NC)이 단일층으로 이루어지고, 커플링 및 블록킹 절연막(140a)이 17nm 두께의 Al2O3막(110b, 120)으로 이루어진 경우를 예시하고 있다.
도 5b는 프로그램 동작을 설명하기 위한 것으로 콘트롤 게이트(160)에 소정의 양의 프로그램 전압(Vpgm)을 인가하고 기판(100)에 접지 전압(GND)을 인가하면 FN 터널링에 의해 채널 영역(180)의 전자가 터널링 절연막(135a)을 통과하여 게르마늄 나노 크리스탈(130_NC)에 트랩되거나, 콘트롤 게이트(160)에 소정의 양의 프로그램 전압(Vpgm)을 인가하고 소오스(170S)에는 콘트롤 게이트(160)에 인가되는 전압과 실질적으로 유사한 고전압을 인가하고 드레인(170D)에는 접지 전압(GND)을 인가하면 소오스(170S) 영역 쪽에 집중하여 발생하는 핫 전자가 터널링 절연막(135a)을 통과하여 게르마늄 나노 크리스탈(130_NC)에 주입될 수 있다.
프로그램 동작시 콘트롤 게이트(160)에 인가된 전압의 커플링 비율(coupling ratio)이 높으면 나노 크리스탈(130__NC)에 보다 높은 전압이 전달되기 때문에 FN 터널링 또는 핫 전자 주입이 보다 효과적으로 일어날 수 있다. 즉, 커플링 및 블록킹 절연막(140)을 구성하는 제1 절연막(110b)과 제2 절연막(120)을 가능한 유전율이 4이상의 고유전율 물질로 형성하면 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 고속 동작이 가능하도록 할 수 있다.
도 5c는 소거 동작을 설명하기 위한 것으로, 콘트롤 게이트(160)에 접지 전압을 기판(100)에 음의 소거 전압(Verase)을 인가하면 나노 크리스탈(130_NC)에 트랩되어 있던 전하들이 FN 터널링에 의해 기판(100) 쪽으로 방출되는 경우가 예시되어 있다. 도면에는 도시되어 있지 않으나, 핫 홀 주입(hot hole injection)에 의해서도 소거 동작이 일어날 수 있음은 물론이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예들에 따른 나노 크리스탈 비휘발성 반도체 집적 회로 장치를 예시하는 단면도들이다. 이하, 도 6a 내지 도 6d에 도시되어 있는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 설명은 도 4에 도시되어 있는 일실시예와 차이점을 주로 하여 설명한다.
도 6a를 참조하면, 고유전율 전하 트랩 이중막(150a)이 채널 영역(180)의 일부에 형성되고 고유전율 전하 트랩 이중막(150a)을 구성하는 제2 절연막(120)이 채널 영역(180) 나머지 영역에 연장되어 게이트 절연막으로 기능하고 게이트 절연막(120)과 고유전율 전하 트랩 이중막(150a) 상부에 콘트롤 게이트(160)가 형성되어 있다는 점에 있어서 도 5에 도시되어 있는 일실시예와 차이가 있다.
즉, 제1 절연막(110)을 소정 크기로 패터닝 한 후, 나노 크리스탈 형성용 이온을 주입하고, 제1 절연막(110) 전면을 덮고 기판(100) 상으로 연장된 제2 절연막(120)을 형성한다. 이후 어닐링 공정을 실시하여 나노 크리스탈(130_NC)을 형성한다는 점에 있어서, 도 4에 도시되어 있는 일 실시예와 차이가 있다. 필요에 따라서는 나노 크리스탈 형성용 이온 주입 전에 어닐링을 추가로 진행할 수 있다.
도 6a의 구조를 채용할 경우, 고유전율 전하 트랩 이중막(150a)이 콘트롤 게이트(160)와 국부적으로 오버랩되기 때문에 프로그램 및 소거 시의 소모 전력을 낮추고 프로그램 및 소거 효율을 높일 수 있다.
도 6b를 참조하면, 메인 게이트(160)의 양 측벽에 측벽 게이트(167)를 구비하고 측벽 게이트(167)와 채널 영역(180) 사이에 고유전율 전하 트랩 이중막(150a)을 구비한다는 점에 있어서 도 4에 도시되어 있는 일 실시예와 차이가 있다.
도 6b의 구조는 다음과 같은 제조 공정을 통해 제조될 수 있다. 먼저, 기판(100) 상에 게이트 절연막(105)과 메인 게이트(160)를 먼저 형성한다. 메인 게이트(160)가 형성된 기판(100) 전면에 고유전율 전하 트랩 이중막(150a)을 형성한 후, 측벽 게이트 형성용 도전막을 형성한 후 이를 에치백하여 측벽 게이트(167)를 형성하고, 메인 게이트(160) 상면을 포함하는 기판상에 잔류하는 고유전율 전하 트랩 이중막(150a)을 제거함으로써 도 6b에 도시된 비휘발성 반도체 집적 회로 장치를 제조할 수 있다.
도 6c는 채널 영역(180)이 기판(100) 내에 소정 깊이와 폭으로 형성된 리세스(R)와 리세스(R)로부터 연장된 스텝(S)을 따라 형성된 스텝 리세스 채널(180_SC & 180_RC)로 구성된다는 점에 있어서 일 실시예와 차이가 있다.
도 6d는 리세스(R')가 구형 리세스라는 점에 있어서만 도 6c에 도시되어 있는 실시예와 차이가 있다.
도 6c와 도 6d의 구조는 고유전율 전하 트랩 이중막(150a)의 형성 전에 기판(100) 내에 리세스(R 또는 R')를 먼저 형성한다는 점만 제외하고는 도 4의 일 실시예와 실질적으로 동일한 공정을 사용하여 형성될 수 있다.
도 6b 내지 도 6d의 구조는 멀티 비트의 저장을 용이하게 구현할 수 있다.
도 7은 본 발명의 일 실시예에 따라 제조된 고유전율 전하 트랩 이중막(150a)을 측정한 TEM 사진을 도 8은 도 7에 도시되어 있는 고유전율 전하 트랩 이중막(150a)이 비휘발성 메모리 집적 회로 장치의 메모리 특성 구현에 적합함을 예시하기 위한 C-V커브이다.
도 7은 p형 반도체 기판 상에 원자층 증착법으로 성장시킨 20nm 두께의 알루미늄 산화막(Al2O3)을 질소(N2) 분위기 950℃에서 30분간 급속 열적 어닐링한 후, 게르마늄 이온을 10keV, 1×1016/cm2 도우즈로 주입한 후 10nm 두께의 알루미늄 산화물(Al2O3) 캡핑막을 형성한후, 질소(N2) 분위기 800℃에서 30분간 급속 열적 어닐링을 실시하여 형성한 전하 트랩 이중막의 TEM사진이고, 도 8은 도 7의 전하 트랩 이중막과 그 상부의 알루미늄 게이트로 이루어진 비휘발성 메모리 소자의 C-V 커브이다.
도 7에 도시되어 있는 바와 같이 나노 크리스탈(130_NC)이 거의 단일층에 가깝게 형성돈 알루미늄 산화물 전하 트랩 이중막이 형성됨을 알 수 있다.
도 8의 C-V커브로부터 발명의 실시예에 따른 전하 트랩 이중막을 구비하는 비휘발성 메모리 소자의 경우 반시계 방향 히스테리시스 특성을 나타냄을 알 수 있다. 또, 인가하는 전압의 범위가 크면 클수록 양의 플랫밴드 전압 쉬프트가 크게 되어 히시테리시스 폭(width)이 크게 나타남을 알 수 있다. 이는 인가하는 전압이 커질수록 게르마늄 나노 크리스탈에 트랩된 전자의 수가 많아지고 이로 인해 많은 용량의 전하가 축적될 수 있음을 나타낸다.
즉, 본 발명의 실시예에 따른 고유전율 전하 트랩 이중막을 구비하는 비휘발성 메모리 소자의 경우에는 메모리에 적용가능한 반시계 방향 히스테리시스 특성과 히스테리스시 폭을 나타냄을 알 수 있다.
한편, 도면에는 도시하지 않았으나, 알루미늄 산화물(Al2O3) 캡핑막의 두께를 20nm로 형성한 경우, 메모리 적용 불가능한 시계 방향 히스테리시스 특성을 나타내었다. 이로부터 캡핑막의 두께는 10nm이하가 적절함을 알 수 있다.
도 9는 이온 주입 전의 어닐링 온도가 누설 전류 특성 향상에 미치는 영향을 측정한 그래프이다.
p형 반도체 기판 상에 원자층 증착법으로 성장시킨 20nm 두께의 알루미늄 산화막(Al2O3)에 10keV, 1×1016/cm2 Ge 도우즈로 주입한 후 10nm 두께의 알루미늄 산화막(Al2O3) 캡핑막을 형성하고 질소 분위기에서의 급속 열적 어닐링을 800℃에서 30분간 진행한 테스트 샘플들에 대하여 이온 주입전 어닐링을 수행하지 않은 경우, 900℃에서 30분간 진행한 경우, 950℃에서 30분간 진행한 경우로 다르게 하여 형성한 전하 트랩 이중막과 알루미늄 게이트로 이루어진 비휘발성 메모리 소자의 누설 전류 특성을 측정하였다. 그 결과가 도 9에 도시되어 있다.
도 9를 참조하면, 이온 주입전 어닐링을 안한 경우에 비해 어닐링을 한 경우에 누설 전류가 현저히 감소함을 알 수 있으며, 950℃에서 어닐링을 한 경우에 누설 전류 감소에 보다 효과적임을 알 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따라 제조된 고유전율 전하 트랩 단일막(150b)의 C-V커브이다.
p형 반도체 기판 상에 원자층 증착법으로 알루미늄 산화막(Al2O3)을 각각 형성한 후, 질소(N2) 분위기 950℃에서 30분간 급속 열적 어닐링한 후, 게르마늄 이온을 10keV, 1×1016/cm2 도우즈로 주입한 후 질소(N2) 분위기 800℃에서 30분간 급속 열적 어닐링을 실시하여 형성한 고유전율 전하 트랩 단일막으로 이루어진 비휘발성 메모리 소자의 C-V 커브이다.
도 10a는 알루미늄 산화막의 두께를 20nm로 형성한 경우를, 도 10b는 알루미늄 산화막의 두께를 60nm로 형성한 경우를 각각 나타낸다.
도 10a와 도 10b에 도시되어 있는 바와 같이 고유전율 전하 트랩 단일막의 경우에도 메모리에 적용 가능한 반시계 방향 히스테리시스 특성을 나타냄을 알 수 있으며, 단일막의 두께가 증가할수록 히스테리시스 폭이 커짐을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 제조 방법에 따르면, 5eV 초과의 에너지 밴드갭과 7 초과의 유전율을 가지며 실리콘 산화막보다 막질이 치밀한 막내에 이온을 주입하여 어닐링 공정을 통하여 터널링 절연막, 나노 크리스탈과 블록킹 및 커플링막을 동시에 형성할 수 있으므로 공정이 단순할 뿐만 아니라 단층의 나노 크리스탈 형성이 용이하다.
한편, 본 발명의 비휘발성 집적 회로 장치에 따르면, 나노 크리스탈을 전하 트랩 사이트로 사용하기 때문에 종래의 플로팅 게이트를 사용하던 비휘발성 집적 회로 장치 대비 결함을 통한 트랩된 전하의 누설이 현저하게 감소할 수 있다. 나아가 나노 크리스탈을 게르마늄 나노 크리스탈로 구현할 경우 저전력 및 고속 동작이 가능하다. 또, 본 발명의 비휘발성 집적 회로 장치는 종래의 나노 크리스탈 비휘발성 집적 회로 장치에 비해 메모리 히스테리시스 특성이 현저히 향상된다. 그리고 터널링 절연막이 고유전율 물질로 이루어지 때문에 누설전류 특성을 향상시킬 수 있고, 블록킹 및 커플링 절연막 또한 고유전율 물질로 이루어지 때문에 고속 동작이 가능해진다.

Claims (74)

  1. 반도체 기판 상에 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막을 형성하고,
    상기 제1 절연막 내에 나노 크리스탈 형성용 이온을 주입하고,
    상기 제1 절연막 상에 유전율 4 이상인 제2 절연막을 형성하고,
    어닐링을 수행하여 상기 제1 절연막, 상기 제2 절연막 및 상기 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 이중막을 형성하는 것을 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 나노 크리스탈 형성용 이온 주입 전에 상기 제1 절연막을 어닐링하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2 항에 있어서, 상기 제1 절연막을 어닐링하는 것은 상기 제1 절연막의 결정화 온도 이상의 온도에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  4. 제2 항에 있어서, 상기 제1 절연막을 어닐링하는 온도는 950℃ 이상의 온도인 반도체 집적 회로 장치의 제조 방법.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서, 상기 제1 절연막은 20㎚ 이하 두께로 형성하는 반도체 집적 회로 장치의 제조 방법.
  8. 제1 항에 있어서, 상기 나노 크리스탈 형성용 이온은 게르마늄 이온인 반도체 집적 회로 장치의 제조 방법.
  9. 제1 항에 있어서, 상기 이온 주입은 5~10KeV 이온 주입 에너지로 수행하는 반도체 집적 회로 장치의 제조 방법.
  10. 제1 항에 있어서, 상기 이온 주입은 1×1016/cm2 이하의 도우즈로 수행하는 반도체 집적 회로 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 제1 항에 있어서, 상기 제2 절연막은 10㎚ 이하 두께로 형성하는 반도체 집적 회로 장치의 제조 방법.
  14. 제1 항에 있어서, 상기 어닐링은 700 내지 900℃ 에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  15. 제1 항에 있어서, 상기 어닐링은 700 내지 900℃에서 수행하는 1차 어닐링과 900 내지 1050℃에서 수행하는 2차 어닐링을 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 반도체 기판 상에 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 절연막을 형성하고,
    상기 절연막 내에 나노 크리스탈 형성용 이온을 7~10KeV 이온 주입 에너지로 주입하고,
    어닐링을 수행하여 다수의 전하 저장 나노 크리스탈이 임베디드된 전하 트랩막을 형성하는 것을 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 나노 크리스탈 형성용 이온 주입 전에 상기 절연막을 어닐링하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 절연막을 어닐링하는 것은 상기 절연막의 결정화 온도 이상의 온도에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  19. 제17 항에 있어서, 상기 절연막을 어닐링하는 온도는 950℃ 이상의 온도인 반도체 집적 회로 장치의 제조 방법.
  20. 삭제
  21. 삭제
  22. 제16 항에 있어서, 상기 절연막은 30㎚ 이하 두께로 형성하는 반도체 집적 회로 장치의 제조 방법.
  23. 제16 항에 있어서, 상기 이온 주입은 1×1016/cm2 이하의 도우즈로 수행하는 반도체 집적 회로 장치의 제조 방법.
  24. 제16 항에 있어서, 상기 나노 크리스탈 형성용 이온은 게르마늄 이온인 반도체 집적 회로 장치의 제조 방법.
  25. 제16 항에 있어서, 상기 어닐링은 700 내지 900℃에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  26. 제16 항에 있어서, 상기 어닐링은 700 내지 900℃에서 수행하는 1차 어닐링과 900 내지 1050℃에서 수행하는 2차 어닐링을 포함하는 반도체 집적 회로 장치의 제조 방법.
  27. 반도체 기판;
    상기 반도체 기판 내에 형성되고 그 사이에 채널 영역을 정의하는 소오스/드레인 영역;
    상기 채널 영역 상의 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 제1 절연막, 상기 제1 절연막 상의 유전율 4 이상인 제2 절연막, 및 상기 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 이중막; 및
    상기 전하 트랩 이중막 상의 콘트롤 게이트로 이루어지되, 상기 콘트롤 게이트는 상기 나노 크리스탈 하부의 상기 제1 절연막은 터널링 절연막이 되고, 상기 나노 크리스탈 상부의 상기 제1 절연막과 제2 절연막은 커플링 및 블록킹 절연막이 되도록 하는 콘트롤 게이트를 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치.
  28. 삭제
  29. 삭제
  30. 제27 항에 있어서, 상기 제1 절연막은 20nm 이하 두께인 반도체 집적 회로 장치.
  31. 제27 항에 있어서, 상기 전하 저장 나노 크리스탈은 게르마늄 나노 크리스탈인 반도체 집적 회로 장치.
  32. 삭제
  33. 삭제
  34. 제27 항에 있어서, 상기 제2 절연막은 10nm 이하 두께인 반도체 집적 회로 장치.
  35. 제27 항에 있어서, 상기 전하 저장 나노 크리스탈은 상기 채널 영역으로부터 9nm 이하의 거리만큼 이격되어 임베디드된 반도체 집적 회로 장치.
  36. 반도체 기판;
    상기 반도체 기판 내에 형성되고 그 사이에 채널 영역을 정의하는 소오스/드레인 영역;
    상기 채널 영역 상의 에너지 밴드 갭이 5eV 초과이고, 유전율이 7 초과이고, 실리콘 산화막보다 막질이 치밀한 절연막, 상기 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 단일막; 및
    상기 전하 트랩 단일막 상의 콘트롤 게이트로 이루어지되, 상기 콘트롤 게이트는 상기 나노 크리스탈 하부의 상기 절연막은 터널링 절연막이 되고, 상기 나노 크리스탈 상부의 상기 절연막은 커플링 및 블록킹 절연막이 되도록 하는 콘트롤 게이트를 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치.
  37. 삭제
  38. 삭제
  39. 제36 항에 있어서, 상기 절연막은 30㎚ 이하 두께인 반도체 집적 회로 장치.
  40. 제36 항에 있어서, 상기 전하 저장 나노 크리스탈은 게르마늄 나노 크리스탈인 반도체 집적 회로 장치.
  41. 제36 항에 있어서, 상기 전하 저장 나노 크리스탈은 상기 채널 영역으로부터 9nm 이하의 거리만큼 이격되어 임베디드된 반도체 집적 회로 장치.
  42. 반도체 기판 상에 AxOy, AxB1-xOy, AxOyNz 또는 AxB1-xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La 및 Al로 이루어진 그룹에서 선택된 이종 물질임)로 형성된 제1 절연막을 형성하고,
    상기 제1 절연막 내에 나노 크리스탈 형성용 이온을 주입하고,
    상기 제1 절연막 상에 AxOy, AxB1-xOy, AxOyNz, AxB1-xOyNz (상기 A 및 B는 Sc, Y, La, Ti, Zr, Hf, 및 Al로 이루어진 그룹에서 선택된 이종 물질임) 또는 SiN으로 형성된 제2 절연막을 형성하고,
    어닐링을 수행하여 상기 제1 절연막, 상기 제2 절연막 및 상기 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 이중막을 형성하는 것을 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법.
  43. 제42 항에 있어서, 상기 나노 크리스탈 형성용 이온 주입 전에 상기 제1 절연막을 어닐링하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  44. 제43 항에 있어서, 상기 제1 절연막을 어닐링하는 것은 상기 제1 절연막의 결정화 온도 이상의 온도에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  45. 제42 항에 있어서, 상기 제1 절연막은 알루미늄 산화물, 하프늄 산화물 또는 지르코늄 산화물로 형성하는 반도체 집적 회로 장치의 제조 방법.
  46. 제42 항에 있어서, 상기 제1 절연막은 20㎚ 이하 두께로 형성하는 반도체 집적 회로 장치의 제조 방법.
  47. 제42 항에 있어서, 상기 나노 크리스탈 형성용 이온은 게르마늄 이온인 반도체 집적 회로 장치의 제조 방법.
  48. 제42 항에 있어서, 상기 이온 주입은 5~10KeV 이온 주입 에너지로 수행하는 반도체 집적 회로 장치의 제조 방법.
  49. 제42 항에 있어서, 상기 이온 주입은 1×1016/cm2 이하의 도우즈로 수행하는 반도체 집적 회로 장치의 제조 방법.
  50. 제42 항에 있어서, 상기 제2 절연막은 상기 제1 절연막과 동일막인 반도체 집적 회로 장치의 제조 방법.
  51. 제42 항에 있어서, 상기 제2 절연막은 10㎚ 이하 두께로 형성하는 반도체 집적 회로 장치의 제조 방법.
  52. 제42 항에 있어서, 상기 어닐링은 700 내지 900℃ 에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  53. 제42 항에 있어서, 상기 어닐링은 700 내지 900℃에서 수행하는 1차 어닐링과 900 내지 1050℃에서 수행하는 2차 어닐링을 포함하는 반도체 집적 회로 장치의 제조 방법.
  54. 반도체 기판 상에 xOy, AxB1-xOy, AxOyNz 또는 AxB1-xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La 및 Al로 이루어진 그룹에서 선택된 이종 물질임)로 형성된 절연막을 형성하고,
    상기 절연막 내에 나노 크리스탈 형성용 이온을 7~10KeV 이온 주입 에너지로 주입하고,
    어닐링을 수행하여 다수의 전하 저장 나노 크리스탈이 임베디드된 전하 트랩막을 형성하는 것을 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치의 제조 방법.
  55. 제54 항에 있어서, 상기 나노 크리스탈 형성용 이온 주입 전에 상기 절연막을 어닐링하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  56. 제55 항에 있어서, 상기 절연막을 어닐링하는 것은 상기 절연막의 결정화 온도 이상의 온도에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  57. 제54 항에 있어서, 상기 절연막은 알루미늄 산화물, 하프늄 산화물 또는 지르코늄 산화물로 형성하는 반도체 집적 회로 장치의 제조 방법.
  58. 제54 항에 있어서, 상기 절연막은 30㎚ 이하 두께로 형성하는 반도체 집적 회로 장치의 제조 방법.
  59. 제54 항에 있어서, 상기 이온 주입은 1×1016/cm2 이하의 도우즈로 수행하는 반도체 집적 회로 장치의 제조 방법.
  60. 제54 항에 있어서, 상기 나노 크리스탈 형성용 이온은 게르마늄 이온인 반도체 집적 회로 장치의 제조 방법.
  61. 제54 항에 있어서, 상기 어닐링은 700 내지 900℃에서 수행하는 반도체 집적 회로 장치의 제조 방법.
  62. 제54 항에 있어서, 상기 어닐링은 700 내지 900℃에서 수행하는 1차 어닐링과 900 내지 1050℃에서 수행하는 2차 어닐링을 포함하는 반도체 집적 회로 장치의 제조 방법.
  63. 반도체 기판;
    상기 반도체 기판 내에 형성되고 그 사이에 채널 영역을 정의하는 소오스/드레인 영역;
    상기 채널 영역 상의 AxOy, AxB1-xOy, AxOyNz 또는 AxB1-xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La 및 Al로 이루어진 그룹에서 선택된 이종 물질임)로 형성된 제1 절연막, 상기 제1 절연막 상의 AxOy, AxB1-xOy, AxOyNz, AxB1-xOyNz (상기 A 및 B는 Sc, Y, La, Ti, Zr, Hf, 및 Al로 이루어진 그룹에서 선택된 이종 물질임) 또는 SiN로 형성된 제2 절연막, 및 상기 제1 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 이중막; 및
    상기 전하 트랩 이중막 상의 콘트롤 게이트로 이루어지되, 상기 콘트롤 게이트는 상기 나노 크리스탈 하부의 상기 제1 절연막은 터널링 절연막이 되고, 상기 나노 크리스탈 상부의 상기 제1 절연막과 제2 절연막은 커플링 및 블록킹 절연막이 되도록 하는 콘트롤 게이트를 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치.
  64. 제63 항에 있어서, 상기 제1 절연막은 알루미늄 산화막, 하프늄 산화막 또는 지르코늄 산화막인 반도체 집적 회로 장치.
  65. 제63 항에 있어서, 상기 제1 절연막은 20nm 이하 두께인 반도체 집적 회로 장치.
  66. 제63 항에 있어서, 상기 전하 저장 나노 크리스탈은 게르마늄 나노 크리스탈인 반도체 집적 회로 장치.
  67. 제63 항에 있어서, 상기 제2 절연막은 상기 제1 절연막과 동일막인 반도체 집적 회로 장치.
  68. 제63 항에 있어서, 상기 제2 절연막은 10nm 이하 두께인 반도체 집적 회로 장치.
  69. 제63 항에 있어서, 상기 전하 저장 나노 크리스탈은 상기 채널 영역으로부터 9nm 이하의 거리만큼 이격되어 임베디드된 반도체 집적 회로 장치.
  70. 반도체 기판;
    상기 반도체 기판 내에 형성되고 그 사이에 채널 영역을 정의하는 소오스/드레인 영역;
    상기 채널 영역 상의 AxOy, AxB1-xOy, AxOyNz 또는 AxB1-xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La 및 Al로 이루어진 그룹에서 선택된 이종 물질임)로 형성된 절연막, 상기 절연막 내에 임베디드된 다수의 전하 저장 나노 크리스탈을 포함하는 전하 트랩 단일막; 및
    상기 전하 트랩 단일막 상의 콘트롤 게이트로 이루어지되, 상기 콘트롤 게이트는 상기 나노 크리스탈 하부의 상기 절연막은 터널링 절연막이 되고, 상기 나노 크리스탈 상부의 상기 절연막은 커플링 및 블록킹 절연막이 되도록 하는 콘트롤 게이트를 포함하는 나노 크리스탈 비휘발성 반도체 집적 회로 장치.
  71. 제70 항에 있어서, 상기 절연막은 알루미늄 산화막, 하프늄 산화막 또는 지르코늄 산화막인 반도체 집적 회로 장치.
  72. 제70 항에 있어서, 상기 절연막은 30㎚ 이하 두께인 반도체 집적 회로 장치.
  73. 제70 항에 있어서, 상기 전하 저장 나노 크리스탈은 게르마늄 나노 크리스탈인 반도체 집적 회로 장치.
  74. 제70 항에 있어서, 상기 전하 저장 나노 크리스탈은 상기 채널 영역으로부터 9nm 이하의 거리만큼 이격되어 임베디드된 반도체 집적 회로 장치.
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