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KR100732272B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100732272B1 KR1020060008292A KR20060008292A KR100732272B1 KR 100732272 B1 KR100732272 B1 KR 100732272B1 KR 1020060008292 A KR1020060008292 A KR 1020060008292A KR 20060008292 A KR20060008292 A KR 20060008292A KR 100732272 B1 KR100732272 B1 KR 100732272B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트 라인 콘택 영역 하부의 반도체 기판에 이온 주입시 게이트 패턴들 사이를 감광막 대신 절연막으로 채우고 이를 식각하여 식각 잔류물 없이 비트 라인 콘택 영역을 노출함으로써, 셀 트랜지스터의 누설전류를 방지할 수 있는 기술이다.

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 2e 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트 라인 콘택 영역 하부의 반도체 기판에 이온 주입시 게이트 패턴들 사이를 감광막 대신 절연막으로 채우고 이를 식각하여 식각 잔류물 없이 비트 라인 콘택 영역을 노출함으로써, 셀 트랜지스터의 누설전류를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 소자 분리막(20)을 구비한 반도체 기판(10)에 게이트 절연막(30)을 형성한 후, 전체 표면 상부에 게이트 도전층(미도시)과 게이트 하드 마스크층(미도시)을 형성한다. 다음으로, 게이트 마스크로 게이트 하드 마스크층과 게이트 도전층을 패터닝하여 게이트 하드 마스크층 패턴(55)과 게이트 전극(45)의 적층구조로 이루어진 게이트 패턴(60)을 형성한다. 이후, 게이트 패턴들(60)을 매립하는 감광막(미도시)을 도포한 후, 비트 라인 콘택 마스크(미도시)로 감광막을 노광 및 현상하여 비트 라인 콘택 영역(85) 하부의 반도체 기판(10)을 노출하는 감광막 패턴(80)을 형성한다. 그 다음, 감광막 패턴(80)을 이온 주입 마스크로 비트 라인 콘택 영역(85) 하부에 노출된 반도체 기판(10)에 불순물 이온을 주입한다.
그러나 상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 반도체 소자의 디자인 룰이 줄어들면서 비트 라인 콘택 영역 하부의 반도체 기판을 노출하는 감광막 현상 시 게이트 패턴 사이의 간격이 좁아 비트 라인 콘택 영역 하부에 감광막 잔류물이 남게 된다. 따라서, 비트 라인 콘택 영역 하부에 남은 잔류물 때문에 후속 이온 주입 공정을 방해하여 셀 트랜지스터의 누설전류를 유발하는 문제가 있다. 그리고 다른 마스크 공정과 달리 감광막의 두께와 게이트 패턴들 사이에 형성된 감광막도 노광 및 현상공정으로 제거해야 하나, 8000Å의 두께 이상의 과도한 노광 공정으로도 비트 라인 콘택 영역 하부의 게이트 측벽에 감광막은 남게 되어 후속 이온 주입 공정에 대한 마진이 없는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 비트 라인 콘택 영역 하부의 반도체 기판에 이온 주입시 게이트 패턴들 사이를 감광막 대신 절연막으로 채우고 이를 식각하여 식각 잔류물 없이 비트 라인 콘택 영역을 노출함으로써, 셀 트랜지스터의 누설전류를 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
소자 분리막을 구비한 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
게이트 영역의 상기 게이트 절연막 상부에 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트 패턴을 형성하는 단계;
상기 게이트 패턴들 사이를 매립하는 평탄화된 절연막을 형성하는 단계;
비트 라인 콘택 영역의 상기 평탄화된 절연막을 선택적으로 식각하여 상기 비트 라인 콘택 영역의 상기 게이트 절연막을 노출하는 단계;
상기 노출된 게이트 절연막 하부의 상기 반도체 기판에 셀 할로(C-HALO) 이온 주입 공정을 수행하는 단계; 및
상기 남은 평탄화된 절연막을 제거하는 단계
를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a 및 2b를 참조하면, 소자 분리막(120)을 구비한 반도체 기판(110) 상부에 게이트 절연막(130)을 형성한 후, 전체 표면 상부에 게이트 도전층(140)과 게이트 하드 마스크층(150)을 형성한다. 다음으로, 게이트 마스크(미도시)를 식각 마스 크로 게이트 하드 마스크층(150)과 게이트 도전층(140)을 패터닝하여 게이트 전극(145)과 게이트 하드 마스크층 패턴(155)의 적층구조로 이루어진 게이트 패턴(160)을 형성한다. 이후, 게이트 패턴(160)을 매립하는 절연막(170)을 형성한 후, 게이트 하드 마스크층 패턴(155)을 노출할 때까지 절연막(170)을 평탄화 식각한다. 여기서, 절연막(170)의 두께는 2000 내지 5000Å인 것이 바람직하다. 또한, 게이트 하드 마스크층(150)이 질화막으로 형성되면, 절연막(170)은 산화막으로 형성되는 것이 바람직하다. 한편, 본 발명의 다른 실시 예에 따르면, 게이트 하드 마스크층(150)이 산화막으로 형성되면, 절연막(170)은 질화막으로 형성되는 것이 바람직하다.
도 2c 및 2d를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성한 후, 비트 라인 콘택 마스크(미도시)로 감광막을 노광 및 현상하여 비트 라인 콘택 영역(185)을 정의하는 감광막 패턴(180)을 형성한다. 다음으로, 감광막 패턴(180) 하부에 노출된 비트 라인 콘택 영역(185)의 절연막(170)을 제거하여 비트 라인 콘택 영역(185)의 게이트 절연막(130)을 노출한다. 이후, 감광막 패턴(185)과 게이트 패턴(160)을 이온 주입 마스크로 셀-할로(C-HALO) 이온 주입 공정을 실시하여 노출된 게이트 절연막(130) 하부의 반도체 기판(110)에 이온 주입 영역(미도시)을 형성한다. 여기서, 비트 라인 콘택 영역(185)의 절연막(170)에 대한 제거 공정은 절연막(170)과 게이트 하드 마스크층 패턴(155)의 식각 선택비를 이용하여 수행하되, 불산(HF) 또는 BOE(Buffered Oxide Etch)를 이용한 습식 식각 방법으로 수행되는 것이 바람직하다.
도 2e를 참조하면, 감광막 패턴(180)을 제거한 후, 절연막(170)을 습식 식각 방법으로 모두 제거한다. 여기서, 감광막 패턴(180)에 대한 제거 공정은 O2 플라즈마를 사용하는 것이 바람직하고, 남은 절연막(170)에 대한 제거 공정은 불산(HF) 또는 BOE(Buffered Oxide Etch)를 이용하여 수행되는 것이 바람직하다.
이후의 공정은 LDD 영역 형성, 게이트 측벽 절연막 형성, S/D 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 셀-할로(C-HALO) 이온 주입 공정을 위하여 게이트 패턴을 감광막 대신 절연막으로 채고 채우고, 습식 식각 방법으로 비트 라인 콘택 영역의 절연막을 완전히 제거함으로써, 비트 라인 콘택 영역을 노출하는 마스크 공정을 용이하게 할 수 있고, 셀 트랜지스터 누설 전류를 방지할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 소자 분리막을 구비한 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
    게이트 영역의 상기 게이트 절연막 상부에 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴들 사이를 매립하는 평탄화된 절연막을 형성하는 단계;
    비트 라인 콘택 영역의 상기 평탄화된 절연막을 선택적으로 식각하여 상기 비트 라인 콘택 영역의 상기 게이트 절연막을 노출하는 단계;
    상기 노출된 게이트 절연막 하부의 상기 반도체 기판에 셀 할로(C-HALO) 이온 주입 공정을 수행하는 단계; 및
    상기 남은 평탄화된 절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 하드 마스크층 패턴은 질화막으로 형성하며, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 게이트 하드 마스크층 패턴은 산화막으로 형성하며, 상기 절연막은 질 화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 평탄화된 절연막의 두께는 2000 내지 5000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 평탄화된 절연막의 선택적 식각 단계는
    상기 게이트 하드 마스크층 패턴을 노출할 때까지 상기 절연막을 평탄화하는 단계;
    전체 표면 상부에 감광막을 형성하는 단계;
    비트 라인 콘택 마스크로 상기 감광막을 노광 및 현상하여 비트 라인 콘택 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 절연막을 식각하여 비트 라인 콘택 영역의 게이트 절연막을 노출하는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 감광막 패턴에 대한 제거 공정은 O2 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 평탄화된 절연막의 선택적 식각 단계는 상기 절연막과 상기 게이트 하드 마스크층 패턴의 식각 선택비를 이용한 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 식각 공정은 불산(HF) 또는 BOE(Buffered Oxide Etch)를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 평탄화된 절연막 제거 공정은 불산(HF) 또는 BOE(Buffered Oxide EtchEtch한 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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