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KR100730158B1 - 구동 장치의 낮은 정격 전압을 위한 방전 디스플레이패널의 구동 방법 - Google Patents

구동 장치의 낮은 정격 전압을 위한 방전 디스플레이패널의 구동 방법 Download PDF

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KR100730158B1
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Abstract

본 발명에 따른 방전 디스플레이 패널의 구동 방법은, 서브필드들 중에서 적어도 한 서브필드의 리셋 주기가 전위 상승 주기, 고전위 유지 주기, 안정화 주기, 및 전위 하강 주기를 포함한다. 전위 상승 주기에서, Y 전극-라인들에 인가되는 전위가 정극성의 제1 전위까지 연속적으로 상승된다. 고전위 유지 주기에서, 설정 시간 동안에 Y 전극-라인들에 인가되는 전위가 정극성의 제1 전위로 유지된다. 안정화 주기에서, Y 전극-라인들에 인가되는 전위가 접지 전위로 유지된다. 전위 하강 주기에서, Y 전극-라인들에 인가되는 전위가 접지 전위에서 부극성의 제2 전위까지 연속적으로 하강된다.

Description

구동 장치의 낮은 정격 전압을 위한 방전 디스플레이 패널의 구동 방법{Method of driving discharge display panel for low rated voltage of driving apparatus}
도 1은 본 발명에 따른 구동 방법의 구동 대상인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 디스플레이-셀의 구성을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극-라인들에 대한 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.
도 4는 본 발명에 따른 플라즈마 표시 패널의 구동 방법을 수행하는 구동 장치를 보여주는 블록도이다.
도 5는 본 발명에 따른 플라즈마 표시 패널의 구동 방법에 의하여 단위 서브-필드에서 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 6은 도 5의 t2 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 7은 도 5의 t4 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 8은 도 4의 구동 장치에서 Y 구동부의 주사 구동 회로 및 스위칭 출력 회 로를 보여주는 도면이다.
도 9는 도 8의 리셋/유지 회로를 보여주는 도면이다.
도 10은 리셋 주기에서 도 8 및 9의 주요 트랜지스터들에 인가되는 제어 신호들을 보여주는 타이밍도이다.
도 11은 도 4의 구동 장치에서 X 구동부의 내부 회로를 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극-라인, Y1, ..., Yn...Y 전극-라인,
AR1, ..., ABm...어드레스 전극-라인, Xna, Yna...투명 전극-라인,
Xnb, Ynb...금속 전극-라인, SF1, ...SF8, SF...서브-필드,
52...논리 제어부, 53...어드레스 구동부,
54...X 구동부, 55...Y 구동부,
56...영상 처리부, RSC...리셋/유지 회로,
AC...주사 구동 회로,
SIC...스위칭 출력 회로.
본 발명은, 방전 디스플레이 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, X 전극-라인들, Y 전극-라인들, 및 어드레스 전극-라인들을 포함한 방전 디방전 디스플레이 패널, 및 상기 방전 디스플레이 패널을 구동하는 구동 장치를 포함한 방전 디스플레이 장치에서 상기 구동 장치에 의하여 상기 방전 디스플레이 패널을 구동하는 방법에 관한 것이다.
통상적인 방전 디스플레이 장치 예를 들어, 미국 특허 제5,541,618호의 플라즈마 디스플레이 장치에서는, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 서브필드들 각각이 리셋 주기, 어드레싱 주기, 및 유지 주기를 포함한다. 서브필드들 각각은 고유한 계조 가중값을 가지며, 이 계조 가중값에 비례하여 유지 주기가 설정된다.
상기와 같은 통상적인 방전 디스플레이 장치에 있어서, 리셋 주기에서, 주사 전극-라인들이라고 불리어지는 Y 전극-라인들의 전위가 최고 전위까지 상승된 후, 상기 최고 전위보다 낮은 고전위로 하강된 후에 최저 전위까지 하강된다. 여기에서, 상기 최고 전위는 캐페시터를 이용하여 두 전위들이 합쳐지므로 구동 장치의 정격 전압에 영향을 미치지 않는다. 하지만, 구동 장치의 정격 전압이 상기 고전위에 상응하여야만 하는 문제점이 있다.
본 발명의 목적은, 구동 장치의 정격 전압이 낮아질 수 있는 방전 디스플레 이 패널의 구동 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명은, X 전극-라인들, Y 전극-라인들, 및 어드레스 전극-라인들을 포함한 방전 디방전 디스플레이 패널, 및 상기 방전 디스플레이 패널을 구동하는 구동 장치를 포함한 방전 디스플레이 장치에서 상기 구동 장치에 의하여 상기 방전 디스플레이 패널을 구동하는 방법으로서, 단위 프레임을 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분하는 단계 및 상기 서브필드들 각각을 리셋 주기, 어드레싱 주기, 및 유지 주기로 구분하는 단계를 포함한다. 또한, 상기 서브필드들 중에서 적어도 한 서브필드의 리셋 주기가 전위 상승 주기, 고전위 유지 주기, 안정화 주기, 및 전위 하강 주기를 포함한다.
상기 전위 상승 주기에서, 상기 Y 전극-라인들에 인가되는 전위가 정극성의 제1 전위까지 연속적으로 상승된다. 상기 고전위 유지 주기에서, 설정 시간 동안에 상기 Y 전극-라인들에 인가되는 전위가 상기 정극성의 제1 전위로 유지된다. 상기 안정화 주기에서, 상기 Y 전극-라인들에 인가되는 전위가 접지 전위로 유지된다. 상기 전위 하강 주기에서, 상기 Y 전극-라인들에 인가되는 전위가 상기 접지 전위에서 부극성의 제2 전위까지 연속적으로 하강된다.
또한, 상기 Y 전극-라인들 각각에 위쪽 트랜지스터 및 아래쪽 트랜지스터가 연결되어, 상기 전위 상승 주기, 상기 고전위 유지 주기, 및 상기 안정화 주기에서 상기 위쪽 트랜지스터들을 통하여 상기 Y 전극-라인들에 전위들이 인가된다.
본 발명의 상기 방전 디스플레이 패널의 구동 방법에 의하면, 상기 전위 상승 주기 후에 상기 정극성의 제1 전위보다 낮은 고전위로 하강하지 않고 상기 고전위 유지 주기에서 상기 정극성의 제1 전위로 유지된다. 이에 따라, 상기 구동 장치의 정격 전압이 낮아질 수 있다. 왜냐하면, 상기 제1 전위는 캐페시터를 이용하 여 두 전위들이 합쳐질 수 있으므로 구동 장치의 정격 전압에 영향을 미치지 않기 때문이다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 1은 본 발명에 따른 구동 방법의 구동 대상인 3-전극 면방전 방식의 플라즈마 디스플레이 패널(1)의 구조를 보여준다. 도 2는 도 1의 패널(1)의 단위 디스플레이-셀의 구성을 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극-라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극-라인들(Y1, ..., Yn), X 전극-라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극-라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극-라인들(AR1, ..., ABm)의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극-라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극-라인들로서의 X 전극-라인들(X1, ..., Xn)과 Y 전극-라인들로서의 Y 전극-라인들(Y1, ..., Yn)은 어드레스 전극-라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극-라인(X1, ..., Xn)과 각 Y 전극-라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극-라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극-라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극-라인들(X1, ..., Xn)과 Y 전극-라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극-라인들(Y1, ..., Yn)에 대한 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다. 도 3을 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(R1, ..., R8), 어드레스 주기(A1, ..., A8), 및 유지 주기(S1, ..., S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 각 리셋 주기(R1, ..., R8)에서 균일해진다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극-라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극-라인(Y1, ..., Yn)에 상 응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 유지 주기(S1, ..., S8)에서는, 모든 Y 전극-라인들(Y1, ..., Yn)과 모든 X 전극-라인들(X1, ..., Xn)에 유지용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기에서, 제1 서브필드(SF1)의 유지 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 유지 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 유지 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 유지 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 유지 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 유지 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 유지 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 유지 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
도 4를 참조하면, 본 발명에 따른 플라즈마 표시 패널(1)의 구동 방법을 수행하는 구동 장치는 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), X 구동부(54) 및 Y 구동부(55)를 포함한다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극-라인들(도 1의 AR1, ..., ABm)에 인가한다. X 구동부(54)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극-라인들(도 1의 X1, ..., Xn)을 구동한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX) 중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극-라인들(도 1의 Y1, ..., Yn)을 구동한다.
도 5는 본 발명에 따른 플라즈마 표시 패널의 구동 방법에 의하여 단위 서브-필드(SF)에서 도 1의 패널(1)에 인가되는 구동 신호들을 보여준다. 도 5에서 참조부호 SAR1 .. ABm은 각 어드레스 전극-라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1 .. Xn은 X 전극-라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극-라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 6은 도 5의 리셋 주기(I)에서 Y 전극-라인들(Y1, ...Yn)에 지속적인 상승 전압이 인가된 직후 시점인 t2 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 7은 도 5의 리셋 주기(I)의 종료 시점인 t3 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 6 및 7에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 5를 참조하면, 단위 서브-필드(SF)의 리셋 주기(R)에서의 전위 상승 주기(t3 ~ t4)에서는, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 정극성의 제3 전위(
Figure 112005064165618-pat00001
)로부터 제3 전위(
Figure 112005064165618-pat00002
)보다 제6 전위(VSET)만큼 더 높은 최고 전위로서의 정극성의 제1 전위(
Figure 112005064165618-pat00003
) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 정극성의 제3 전위(
Figure 112005064165618-pat00004
)는 부극성의 제2 전위(VSCL)와 부극성의 제4 전위(VSCH)의 차이에 의하여 발생된다. 여기에서, 제3 전위(
Figure 112005064165618-pat00005
)와 제6 전위(VSET)가 캐페시터에 의하여 합쳐지므로, 리셋/유지 회로(RSC)의 정격 전압은 제1 전위(
Figure 112005064165618-pat00006
)보다 낮아진다. 이와 관련된 내용은 도 8 내지 10을 참조하여 보다 상세히 설명될 것이다.
X 전극-라인들(X1, ..., Xn)과 어드레스 전극-라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가된다.
이에 따라, Y 전극-라인들(Y1, ..., Yn)과 X 전극-라인들(X1, ..., Xn) 사이에 방전이 일어나는 한편, Y 전극-라인들(Y1, ..., Yn)과 어드레스 전극-라인들(AR1, ..., ABm) 사이에 약한 방전이 일어난다. 여기에서, Y 전극-라인들(Y1, ..., Yn)과 어드레스 전극-라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극-라인들(Y1, ..., Yn)과 X 전극-라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극-라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극-라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극-라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극-라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 6 참조).
다음에, 리셋 주기(R)에서의 고전위 유지 주기(t4 ~ t5)에서, 설정 시간 동안에 Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 정극성의 제1 전위 (
Figure 112005064165618-pat00007
)로 유지된다.
이와 같이 전위 상승 주기(t2 ~ t4) 후에 정극성의 제1 전위(
Figure 112005064165618-pat00008
)보다 낮은 정극성의 제5 전위(VS)로 하강하지 않고 고전위 유지 주기(t4 ~ t5)에서 정극성의 제1 전위(
Figure 112005064165618-pat00009
)로 유지된다. 이에 따라, 구동 장치의 정격 전압이 낮아질 수 있다. 왜냐하면, 제1 전위(
Figure 112005064165618-pat00010
)는 캐페시터를 이용하여 두 전위들이 합쳐질 수 있으므로, 리셋/유지 회로(RSC)의 정격 전압이 정극성의 제5 전위(VS)보다 낮은 제3 전위(
Figure 112005064165618-pat00011
) 및 제6 전위(VSET) 중에서 더 높은 전위에 의하여 결정되기 때문이다. 이와 관련된 내용은 도 8 내지 10을 참조하여 보다 상세히 설명될 것이다.
안정화 주기(t6 ~ t7)에서는, X 전극-라인들(X1, ..., Xn)에 인가되는 전위가 제5 전위(VS)로 유지된 상태에서, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 접지 전위(VG)로 유지된다. 이에 따라, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 정극성의 제1 전위(
Figure 112005064165618-pat00012
)에서 하강함에 의하여 발생되는 전자파 장애가 접지 전위(VG)를 통하여 소멸될 수 있다.
다음에, 리셋 주기(R)에서의 전위 하강 주기(t7 ~ t8)에서는, X 전극-라인들(X1, ..., Xn)에 인가되는 전위가 제5 전위(VS)로 유지된 상태에서, Y 전극-라인들 (Y1, ..., Yn)에 인가되는 전위가 접지 전위(VG)로부터 상기 부극성의 제2 전위(VSCL)까지 지속적으로 하강된다. 여기에서, 어드레스 전극-라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가된다. 이에 따라, X 전극-라인들(X1, ..., Xn)과 Y 전극-라인들(Y1, ..., Yn) 사이의 방전으로 인하여, Y 전극-라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극-라인들(X1, ..., Xn) 주위로 이동한다(도 7 참조). 또한, 어드레스 전극-라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가되므로, 어드레스 전극-라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 약간 증가한다.
이에 따라, 이어지는 어드레싱 주기(A)에서, 어드레스 전극-라인들(AR1, ..., ABm)에 표시 데이터 신호가 인가되고, 상기 부극성의 제4 전위(VSCH)로 바이어싱된 Y 전극-라인들(Y1, ..., Yn)에 상기 부극성의 제2 전위(VSCL)의 주사 펄스가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극-라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레스 전위(VA)가, 그렇지 않을 경우에 접지 전위(VG)가 인가된다. 이에 따라 상기 부극성의 제2 전위(VSCL)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기에서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극-라인들(X1, ...Xn)에 상기 정극성의 제5 전위(VS)가 인가된다.
이어지는 유지 주기(S)에서는, 모든 Y 전극-라인들(Y1, ...Yn)과 X 전극-라인들(X1, ...Xn)에 상기 정극성의 제5 전위(VS)의 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A)에서 벽전하들이 형성된 디스플레이 셀들에서 유지를 위한 방전을 일으킨다.
도 8은 도 4의 구동 장치에서 Y 구동부(55)의 주사 구동 회로(AC) 및 스위칭 출력 회로(SIC)를 보여준다. 도 8을 참조하면, 본 발명에 따른 Y 구동부는 리셋/유지 회로(RSC), 주사 구동 회로(AC) 및 스위칭 출력 회로(SIC)를 포함한다. 리셋/유지 회로(RSC)는 리셋 주기(I) 및 유지 주기(S)에서 Y 전극-라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다. 주사 구동 회로(AC)는 어드레싱 주기(A)에서 Y 전극-라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다. 스위칭 출력 회로(SIC)에서는, 위쪽 트랜지스터들(YU1, ..., YUn) 및 아래쪽 트랜지스터들(YL1, ..., YLn)이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 각각의 Y 전극-라인(Y1, ..., Yn)에 대응되도록 연결되어 있다. 도 8 및 5를 참조하여, 도 8의 Y 구동부의 동작 과정을 살펴보면 다음과 같다.
어드레싱 주기(A)에 있어서, 주사 구동 회로(AC)의 대전력 트랜지스터(SSCL)가 온(On) 상태이다. 이에 따라 주사 펄스의 전위인 상기 부극성의 제2 전위(VSCL) 가 대전력 트랜지스터(SSCL) 및 제너 다이오드(ZD)를 통하여 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)에 인가된다. 또한, 주사용 바이어스 전위인 상기 부극성의 제4 전위(VSCH)가 다이오드(DM)를 통하여 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)에 인가된다. 따라서, 어드레싱 주기(A)에 있어서, 대전력 캐페시터(CM)에는 상기 부극성의 제2 전위(VSCL)와 상기 부극성의 제4 전위(VSCH)의 차이 전압(
Figure 112005064165618-pat00013
)이 인가된다.
위와 같은 상태에서, 주사될 한 Y 전극-라인에 연결된 아래쪽 트랜지스터가 턴 온(turn on)되고 위쪽 트랜지스터가 턴 오프(turn off)된다. 또한, 주사되지 않을 나머지 모든 Y 전극-라인들에 연결된 아래쪽 트랜지스터들이 턴 오프(turn off)되고 위쪽 트랜지스터들이 턴 온(turn on)된다. 이에 따라, 주사될 한 Y 전극-라인에는 주사 펄스의 전위인 상기 부극성의 제2 전위(VSCL)가 인가되고, 주사되지 않을 나머지 모든 Y 전극-라인들에는 주사용 바이어스 전위인 상기 부극성의 제4 전위(VSCH)가 인가된다.
리셋 주기(R) 및 유지 주기(S)에서의 동작은 도 9의 리셋/유지 회로(RSC)를 참조하여 설명될 것이다.
한편, X 구동부(64)로부터의 출력(OX)이 X 전극-라인들(X1, ..., Xn)에 인가되는 동작에 대해서는 도 10을 참조하여 설명될 것이다.
도 9는 도 8의 리셋/유지 회로(RSC)를 보여준다. 도 10은 리셋 주기(R)에서 도 8 및 9의 주요 트랜지스터들에 인가되는 제어 신호들을 보여준다. 도 10에서, 참조 부호 CYU는 도 8의 Y 구동부의 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)에 공통적으로 인가되는 제어 신호를 가리킨다. 참조 부호 CYL은 도 8의 Y 구동부의 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)에 공통적으로 인가되는 제어 신호를 가리킨다. 참조 부호 CSSCL은 도 8의 Y 구동부의 주사 구동 회로(AC)에 있는 대전력 트랜지스터(SSCL)에 인가되는 제어 신호를 가리킨다. 참조 부호 CST5는 도 9의 리셋/유지 회로(RSC)에 있는 제5 트랜지스터(ST5)에 인가되는 제어 신호를 가리킨다. 참조 부호 CST8은 도 9의 리셋/유지 회로(RSC)에 있는 제8 트랜지스터(ST8)에 인가되는 제어 신호를 가리킨다. 참조 부호 CST2는 도 9의 리셋/유지 회로(RSC)에 있는 제2 트랜지스터(ST2)에 인가되는 제어 신호를 가리킨다. 참조 부호 CST4는 도 9의 리셋/유지 회로(RSC)에 있는 제4 트랜지스터(ST4)에 인가되는 제어 신호를 가리킨다. 그리고 참조 부호 CST7은 도 9의 리셋/유지 회로(RSC)에 있는 제7 트랜지스터(ST5)에 인가되는 제어 신호를 가리킨다. 도 9, 10, 8, 및 5를 참조하여 도 9의 리셋/유지 회로(RSC)의 동작을 설명하면 다음과 같다.
단위 서브-필드(SF)의 리셋 주기(R)에 포함된 제1 주기(t1 ~ t2)에 있어서, Y 구동부의 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)이 온 (On) 상태이고, 리셋/유지 회로(RSC)에 있는 제4 트랜지스터(ST4)가 온(On) 상태이다. 이에 따라, 접지 전위(VG)가 Y 전극-라인들(Y1, ...Yn)에 인가된다.
단위 서브-필드(SF)의 리셋 주기(R)에 포함된 제2 주기(t2 ~ t3)에 있어서, 주사 구동 회로(AC)의 대전력 트랜지스터(SSCL) 및 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)이 턴 온(turn on)됨에 따라, 대전력 캐페시터(CM)의 윗단의 초기 전위는 상기 부극성의 제2 전위(VSCL)와 상기 부극성의 제4 전위(VSCH)의 차이 전위인 정극성의 제3 전위(
Figure 112005064165618-pat00014
)로 상승한다. 또한, 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)이 턴 오프(turn off)되고, 위쪽 트랜지스터들(YU1, ..., YUn)이 턴 온(turn on)됨에 따라, 상기 정극성의 제3 전위(
Figure 112005064165618-pat00015
)가 Y 전극-라인들(Y1, ...Yn)에 인가된다.
단위 서브-필드(SF)의 리셋 주기(R)에서의 제3 주기로서의 전위 상승 주기(t3 ~ t4)에서는, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)이 온(On) 상태를 유지하고, 스위칭 출력 회로(SIC)의 대전력 트랜지스터(SSCL)가 턴 오프(turn off)되며, 리셋/유지 회로(RSC)의 제5 트랜지스터(ST5)가 턴 온(turn on)된다. 또한, 제8 트랜지스터(ST8)의 베이스에 점진적으로 증가하는 정극성 제어 전위가 인가됨에 따라, Y 전극-라인들(Y1, ...Yn)의 전위는 상기 정극성의 제3 전위(
Figure 112005064165618-pat00016
)로부터 제3 전위(
Figure 112005064165618-pat00017
)보다 제6 전위(VSET)만큼 더 높은 정극성의 제1 전위(
Figure 112005064165618-pat00018
) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다.
여기에서, 제3 전위(
Figure 112005064165618-pat00019
)와 제6 전위(VSET)가 캐페시터에 의하여 합쳐지므로, 리셋/유지 회로(RSC)의 정격 전압은 제1 전위(
Figure 112005064165618-pat00020
)보다 낮아진다.
다음에, 리셋 주기(R)에서의 제4 주기로서의 고전위 유지 주기(t4 ~ t5)에서, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn), 리셋/유지 회로(RSC)의 제5 트랜지스터(ST5)이 온(On) 상태를 계속 유지하고, 리셋/유지 회로(RSC)의 제8 트랜지스터(ST8)의 베이스에 정극성의 최고 설정 전위가 인가된다. 이에 따라, 설정 시간(t4 ~ t5) 동안에 Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 정극성의 제1 전위(
Figure 112005064165618-pat00021
)로 유지된다.
이와 같이 전위 상승 주기(t2 ~ t4) 후에 정극성의 제1 전위(
Figure 112005064165618-pat00022
)보다 낮은 정극성의 제5 전위(VS)로 하강하지 않고 고전위 유지 주기(t4 ~ t5)에서 정극성의 제1 전위(
Figure 112005064165618-pat00023
)로 유지된다. 이에 따라, 구동 장치의 정격 전압이 낮아질 수 있다. 왜냐하면, 제1 전위(
Figure 112005064165618-pat00024
)는 캐페시터를 이용하여 두 전위들이 합쳐질 수 있으므로, 리셋/유지 회로(RSC)의 정격 전압이 정극성의 제5 전위(VS)보다 낮은 제3 전위(
Figure 112005064165618-pat00025
) 및 제6 전위(VSET) 중에서 더 높은 전위에 의하여 결정되기 때문이다.
리셋 주기(R)에서의 제5 주기(t5 ~ t6)에서는, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn) 및 리셋/유지 회로(RSC)의 제5 트랜지스터(ST5)가 온(On) 상태를 유지한 상태에서 리셋/유지 회로(RSC)의 제2 트랜지스터(ST2)가 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 출력단(ORS), 제5 트랜지스터(ST5), 동조 코일(LY), 제2 다이오드(D2), 및 제2 트랜지스터(ST2)를 통하여 전력 재생용 캐페시터(CSY)에 수집된다.
리셋 주기(R)에서의 안정화 주기(t6 ~ t7)에서는, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn) 및 리셋/유지 회로(RSC)의 제5 트랜지스터(ST5)가 온(On) 상태를 계속 유지한 상태에서 리셋/유지 회로(RSC)의 제4 트랜지스터(ST4)가 턴 온(turn on)된다. 이에 따라, 접지 전위(VG)가 리셋/유지 회로(RSC)의 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 출력 단자(ORS), 및 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)을 통하여 Y 전극-라인들(Y1, ..., Yn)에 인가된다. 이에 따라, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 정극성의 제1 전위(
Figure 112005064165618-pat00026
)에서 하강함에 의하여 발생되는 전자파 장애가 접 지 전위(VG)를 통하여 소멸될 수 있다.
리셋 주기(R)에서의 전위 하강 주기(t7 ~ t8)에서는, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)이 턴 오프(turn off)되고 아래쪽 트랜지스터들(YL1, ..., YLn)이 턴 온(turn on)되며, 리셋/유지 회로(RSC)의 제5 트랜지스터(ST5)가 턴 오프(turn off)된 상태에서, 제7 트랜지스터(ST7)의 게이트에 지속적으로 상승하는 정극성 전위가 인가됨에 의하여 제7 트랜지스터(ST7)의 채널 저항이 점점 적어진다. 이에 따라, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 접지 전위(VG)로부터 상기 부극성의 제2 전위(VSCL)까지 지속적으로 하강된다.
이어지는 어드레싱 주기(A)에서는 리셋/유지 회로(RSC)의 모든 트랜지스터들(ST1 내지 ST8)이 턴 오프(turn off)되어, 리셋/유지 회로(RSC)의 출력단(ORS)이 전기적인 플로팅(floating) 상태가 된다.
이어지는 유지 주기(S)에 있어서, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)은 턴 오프(turn off)되고, 아래쪽 트랜지스터들(YL1, ..., YLn)은 턴 온(turn on)된다. 또한, 리셋/유지 회로(RSC)에서의 동작은 다음과 같다.
모든 Y 전극-라인들(Y1, ..., Yn)에 인가되는 단위 펄스에 있어서, 상기 정극성의 제5 전위(VS)로부터 접지 전위(VG)까지 하강하는 시간에서 제2 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된 다. 이와 같이 수집된 전하들은 접지 전압(VG)으로부터 정극성의 제5 전위(VS)까지 상승하는 시간에서 모든 Y 전극-라인들(Y1, ..., Yn)에 인가되어 재활용된다. 이에 대하여 단계적으로 설명하면 다음과 같다.
유지 주기(S)에서 모든 Y 전극-라인들(Y1, ..., Yn)에 인가되는 단위 펄스에 있어서, 접지 전위(VG)로부터 정극성의 제5 전위(VS)까지 상승하는 시간에서 제1 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 전력 재생용 캐페시터(CSY)에 수집되었던 전하들이 제1 전계효과 트랜지스터(ST1), 제1 다이오드(D1), 동조 코일(LY), 제5 전계효과 트랜지스터(ST5), 및 출력단(ORS)를 통하여 모든 Y 전극-라인들(Y1, ..., Yn)에 인가된다.
다음에, 제3 및 제5 트랜지스터들(ST3, ST5)만이 턴 온(turn on)되어, 정극성의 제5 전위(VS)가 모든 Y 전극-라인들(Y1, ..., Yn)에 인가된다. 여기에서, 제3 및 제5 트랜지스터들(ST3, ST5)만의 턴 온(turn on) 시점은 유지 펄스들의 상승 종료 시점이다.
다음에, 정극성의 제5 전위(VS)로부터 접지 전위(VG)까지 하강하는 시간에서 제2 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 출력단(ORS), 제5 트랜지스터(ST5), 동조 코일(LY), 제2 다이오드(D2), 및 제2 트랜지스터(ST2)를 통 하여 전력 재생용 캐페시터(CSY)에 수집된다.
최종적으로, 제4 및 제5 트랜지스터들(ST4, ST5)만이 턴 온(turn on)되어, 접지 전위(VG)가 모든 Y 전극-라인들(Y1, ..., Yn)에 인가된다.
도 11은 도 4의 구동 장치에서 X 구동부(64)의 내부 회로를 보여준다. 도 11 및 5를 참조하여 본 발명에 따른 구동 방법을 수행하는 도 11의 X 구동부(64)의 동작을 설명하면 다음과 같다.
단위 서브-필드(SF)의 리셋 주기(R)에 있어서, 전위 상승 주기(t1 ~ t2)에서 제4 트랜지스터(ST4a)만이 턴 온(turn on)됨에 의하여 출력 신호(OX)가 접지 전위(VG)가 된다.
다음에, 리셋 주기(R)에서의 안정화 주기(t2 ~ t3), 전위 하강 주기(t3 ~ t4), 및 어드레싱 주기(t4 ~ t6)에서 제3 트랜지스터(ST3a)만이 턴 온(turn on)됨에 의하여 출력 신호(OX)의 전위가 상기 정극성의 제5 전위(VS)가 된다.
이어지는 유지 주기(S)에서 모든 X 전극-라인들(X1, ..., Xn)에 인가되는 단위 펄스에 있어서, 상기 정극성의 제5 전위(VS)으로부터 접지 전위(VG)까지 하강하는 시간에서 제2 트랜지스터(ST2a)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSX)에 수집된다. 이와 같이 수집된 전하들은 접지 전압(VG)으로부터 상기 정극 성의 제5 전위(VS)까지 상승하는 시간에서 모든 X 전극-라인들(X1, ..., Xn)에 인가되어 재활용된다. 이에 대하여 단계적으로 설명하면 다음과 같다.
유지 주기(S)에서 모든 X 전극-라인들(X1, ..., Xn)에 인가되는 단위 펄스에 있어서, 접지 전위(VG)로부터 상기 정극성의 제5 전위(VS)까지 상승하는 시간에서 제1 트랜지스터(ST1a)만이 턴 온(turn on)된다. 이에 따라, 전력 재생용 캐페시터(CSX)에 수집되었던 전하들이 제1 트랜지스터(ST1a), 제5 다이오드(D5), 동조 코일(LX), 및 출력단(Ox)을 통하여 모든 X 전극-라인들(X1, ..., Xn)에 인가된다.
다음에, 제3 트랜지스터(ST3a)만이 턴 온(turn on)되어, 상기 정극성의 제5 전위(VS)가 모든 Y 전극-라인들(Y1, ..., Yn)에 인가된다. 여기에서, 제3 트랜지스터(ST3a)만의 턴 온(turn on) 시점은 유지 펄스들의 상승 종료 시점이다.
다음에, 상기 정극성의 제5 전위(VS)로부터 접지 전위(VG)까지 하강하는 시간에서 제2 트랜지스터(ST2a)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 동조 코일(LX), 제6 다이오드(D6), 및 제2 트랜지스터(ST2a)를 통하여 전력 재생용 캐페시터(CSX)에 수집된다.
최종적으로, 제4 트랜지스터(ST4a)만이 턴 온(turn on)되어, 접지 전위(VG)가 모든 X 전극-라인들(X1, ..., Xn)에 인가된다.
이상 설명된 바와 같이, 본 발명에 따른 방전 디스플레이 패널의 구동 방법에 의하면, 전위 상승 주기 후에 최고 전위보다 낮은 고전위로 하강하지 않고 고전위 유지 주기에서 최고 전위로 유지된다. 이에 따라, 구동 장치의 정격 전압이 낮아질 수 있다. 왜냐하면, 상기 최고 전위는 캐페시터를 이용하여 두 전위들이 합쳐질 수 있으므로 구동 장치의 정격 전압에 영향을 미치지 않기 때문이다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (9)

  1. X 전극-라인들, Y 전극-라인들, 및 어드레스 전극-라인들을 포함한 방전 디스플레이 패널, 및 상기 방전 디스플레이 패널을 구동하는 구동 장치를 포함한 방전 디스플레이 장치에서 상기 구동 장치에 의하여 상기 방전 디스플레이 패널을 구동하는 방법에 있어서,
    단위 프레임을 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분하는 단계; 및
    상기 서브필드들 각각을 리셋 주기, 어드레싱 주기, 및 유지 주기로 구분하는 단계를 포함하고,
    상기 서브필드들 중에서 적어도 한 서브필드의 리셋 주기가,
    상기 Y 전극-라인들에 인가되는 전위를 정극성의 제1 전위까지 연속적으로 상승시키는 전위 상승 주기;
    설정 시간 동안에 상기 Y 전극-라인들에 인가되는 전위를 상기 정극성의 제1 전위로 유지시키는 고전위 유지 주기;
    상기 Y 전극-라인들에 인가되는 전위를 접지 전위로 유지시키는 안정화 주기; 및
    상기 Y 전극-라인들에 인가되는 전위를 상기 접지 전위에서 부극성의 제2 전위까지 연속적으로 하강시키는 전위 하강 주기를 포함하되,
    상기 Y 전극-라인들 각각에 위쪽 트랜지스터 및 아래쪽 트랜지스터가 연결되어, 상기 전위 상승 주기, 상기 고전위 유지 주기, 및 상기 안정화 주기에서 상기 위쪽 트랜지스터들을 통하여 상기 Y 전극-라인들에 전위들이 인가되는 방전 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서,
    상기 구동 장치가 상기 X 전극-라인들을 구동하는 X 구동부, 상기 Y 전극-라인들을 구동하는 Y 구동부, 및 상기 어드레스 전극-라인들을 구동하는 어드레스 구동부를 포함하고,
    상기 Y 구동부가 상기 리셋 및 유지 주기에서 상기 Y 전극-라인들에 인가될 전위들을 발생시키는 리셋/유지 회로, 상기 어드레싱 주기에서 상기 Y 전극-라인들에 인가될 전위들을 발생시키는 주사 구동 회로, 및 상기 리셋/유지 회로로부터의 전위들과 상기 주사 구동 회로로부터의 전위들을 상기 Y 전극-라인들에 인가하는 스위칭 출력 회로를 포함하며,
    상기 스위칭 출력 회로가 상기 Y 전극-라인들 각각에 대한 상기 위쪽 트랜지스터 및 아래쪽 트랜지스터를 포함한 방전 디스플레이 패널의 구동 방법.
  3. 제2항에 있어서, 상기 전위 하강 주기에서 상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들을 통하여 상기 Y 전극-라인들에 전위들이 인가되는 방전 디스플레이 패널의 구동 방법.
  4. 제3항에 있어서, 상기 리셋 주기의 전위 상승 주기에서,
    상기 Y 전극-라인들에 인가되는 전위가 정극성의 제3 전위로부터 상기 정극성의 제1 전위까지 연속적으로 상승되는 방전 디스플레이 패널의 구동 방법.
  5. 제4항에 있어서, 상기 어드레싱 주기에서,
    상기 Y 전극-라인들 중에서 주사 대상인 전극-라인에 상기 부극성의 제2 전위의 펄스가 인가되고,
    상기 Y 전극-라인들 중에서 주사 대상이 아닌 전극-라인들에 상기 부극성의 제2 전위보다 높은 부극성의 제4 전위가 인가되는 방전 디스플레이 패널의 구동 방법.
  6. 제5항에 있어서, 상기 리셋 주기의 전위 상승 주기에서,
    상기 부극성의 제2 전위와 상기 부극성의 제4 전위의 차이에 의하여 상기 정극성의 제3 전위가 발생되는 방전 디스플레이 패널의 구동 방법.
  7. 제6항에 있어서, 상기 전위 상승 주기에서,
    상기 X 전극-라인들에 상기 접지 전위가 인가되는 방전 디스플레이 패널의 구동 방법.
  8. 제7항에 있어서, 상기 전위 하강 주기에서,
    상기 정극성의 제1 전위보다 낮은 정극성의 제5 전위가 상기 X 전극-라인들에 인가되는 방전 디스플레이 패널의 구동 방법.
  9. 서로 대향 이격된 앞쪽 기판과 뒤쪽 기판을 갖고, 상기 기판들 사이에 X 전극-라인들 및 Y 전극-라인들이 서로 교호하고 나란하게 형성되며, 어드레스 전극-라인들이 상기 X 및 Y 전극-라인들에 대하여 교차되게 형성되는 방전 디스플레이 패널, 및 상기 방전 디스플레이 패널을 구동하는 구동 장치를 포함한 방전 디스플레이 장치에서 상기 구동 장치에 의하여 상기 방전 디스플레이 패널을 구동하는 방법에 있어서,
    단위 프레임을 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분하는 단계; 및
    상기 서브필드들 각각을 리셋 주기, 어드레싱 주기, 및 유지 주기로 구분하는 단계를 포함하고,
    상기 서브필드들 중에서 적어도 한 서브필드의 리셋 주기가,
    상기 Y 전극-라인들에 인가되는 전위를 정극성의 제1 전위까지 연속적으로 상승시키는 전위 상승 주기;
    설정 시간 동안에 상기 Y 전극-라인들에 인가되는 전위를 상기 정극성의 제1 전위로 유지시키는 고전위 유지 주기;
    상기 Y 전극-라인들에 인가되는 전위를 접지 전위로 유지시키는 안정화 주기; 및
    상기 Y 전극-라인들에 인가되는 전위를 상기 접지 전위에서 부극성의 제2 전위까지 연속적으로 하강시키는 전위 하강 주기를 포함하되,
    상기 Y 전극-라인들 각각에 위쪽 트랜지스터 및 아래쪽 트랜지스터가 연결되어, 상기 전위 상승 주기, 상기 고전위 유지 주기, 상기 안정화 주기에서 상기 위쪽 트랜지스터들을 통하여 상기 Y 전극-라인들에 전위들이 인가되는 방전 디스플레이 패널의 구동 방법.
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