KR100728978B1 - Manufacturing Method of Wafer Level Package - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 패키지의 제조방법을 개시한다. 개시된 본 발명의 방법은, 본딩패드를 구비한 반도체칩들로 이루어지고, 백그라인딩된 웨이퍼를 마련하는 제1단계와, 상기 웨이퍼의 상면 및 하면 각각에 폴리머를 도포하는 제2단계와, 상기 웨이퍼 상면에 도포된 폴리머를 식각하여 웨이퍼의 스크라이브 라인 및 본딩패드를 노출시키는 제3단계와, 상기 노출된 웨이퍼의 스크라이브 라인에 관통홀을 형성하는 제4단계와, 상기 홀과 웨이퍼의 상면 및 하면 각각에 금속패턴을 형성하는 제5단계와, 상기 금속패턴을 포함한 웨이퍼의 상면 및 하면 각각에 금속패턴의 일부분을 노출시키는 솔더 마스크를 형성하는 제6단계와, 상기 노출된 금속패턴 부분을 포함한 솔더 마스크 상에 금속씨드막을 형성하는 제7단계와, 상기 금속씨드막 상에 그의 일부분을 노출시키는 감광막패턴을 형성하는 제8단계와, 상기 노출된 금속씨드막 상에 도금 공정을 통해 웨이퍼의 상면 및 후면에 도전성 연결부제를 형성하는 제9단계 상기 감광막패턴 및 그 아래의 금속씨드막을 제거하는 제10단계와, 상기 도전성 연결부제가 형성된 웨이퍼의 상면을 언더-필하는 제11단계 및 상기 제11단계로 얻어진 다수의 웨이퍼를 도전성 연결부제를 이용해서 스택하는 제12단계를 포함하는 것을 특징으로 한다.The present invention discloses a method of manufacturing a wafer level package. The disclosed method comprises a first step of providing a backgrinded wafer, comprising a semiconductor chip with a bonding pad, a second step of applying a polymer to each of the top and bottom surfaces of the wafer, and the wafer A third step of exposing the scribe line and the bonding pad of the wafer by etching the polymer coated on the upper surface, a fourth step of forming a through hole in the scribe line of the exposed wafer, and the top and bottom surfaces of the hole and the wafer, respectively A fifth step of forming a metal pattern on the substrate; a sixth step of forming a solder mask exposing a portion of the metal pattern on each of the upper and lower surfaces of the wafer including the metal pattern; and the solder mask including the exposed metal pattern portion. A seventh step of forming a metal seed film thereon; an eighth step of forming a photosensitive film pattern exposing a portion thereof on the metal seed film; A ninth step of forming a conductive connection agent on the upper and rear surfaces of the wafer through a plating process on the exposed metal seed film; a tenth step of removing the photosensitive film pattern and the metal seed film below the wafer; And an eleventh step of under-filling an upper surface, and a twelfth step of stacking a plurality of wafers obtained by the eleventh step using a conductive connection agent.
Description
도 1a 내지 도 1d는 종래의 웨이퍼 레벨 패지지의 제조방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views for explaining a method of manufacturing a conventional wafer level package.
도 2a 내지 2e는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도. 2A to 2E are cross-sectional views illustrating a method of manufacturing a wafer level package according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 웨이퍼 100a: 본딩패드100:
110: 폴리머 120: 관통홀110: polymer 120: through hole
130: 금속패턴 140: 솔더 마스크130: metal pattern 140: solder mask
150: 감광막패턴 160: 도전성 연결부제150: photosensitive film pattern 160: conductive connection agent
170: 언더-필 200: 제1웨이퍼170: under-fill 200: first wafer
300: 제2웨이퍼 400: 제3웨이퍼300: second wafer 400: third wafer
500: 제4웨이퍼500: fourth wafer
본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로서, 특히, 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있는웨이퍼 레벨 패키지의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a wafer level package, and more particularly, to a method for manufacturing a wafer level package capable of improving the reliability of a wafer level package.
기존의 패키지는, 먼저, 수 개의 반도체 칩들을 포함하는 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하고, 그런다음, 개개의 반도체 칩별로 패키징 공정을 실시하는 것을 통해 제조되었다. Existing packages were manufactured by first cutting a wafer containing several semiconductor chips along its scribe line into separate semiconductor chips, and then performing a packaging process for each semiconductor chip.
그러나, 상기 패키징 공정은 자체적으로 많은 단위 공정들, 예를들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있다.However, the packaging process itself includes many unit processes, for example, chip attaching, wire bonding, molding, trim / forming, and the like, and each packaging process must be performed for each semiconductor chip. The package manufacturing method has a problem that the time required for packaging for all the semiconductor chips is too long, considering the number of semiconductor chips obtained from one wafer.
따라서, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런다음, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다. 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지 (Wafer Level Package)라 칭한다. Therefore, recently, a method of manufacturing an individual package by first performing a packaging process in a wafer state and then cutting along a scribe line of a wafer has been proposed. The package manufactured in this manner is called a wafer level package.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1D are cross-sectional views illustrating processes for manufacturing a wafer level package according to the related art, which will be described below.
도 1a을 참조하면, 수 개의 반도체 칩들(1)로 이루어진 웨이퍼(10)를 마련한 상태에서, 이 웨이퍼(10) 상에 절연층(3)을 형성하고, 그런다음, 공지된 방법으로 상기 절연층(3)을 패터닝해서 각 반도체 칩(1)의 본드패드들(2)을 노출시키고, 그 리고, 웨이퍼(10)의 스크라이브 라인 상의 제1절연층 부분도 제거한다. 여기서, 상기 절연층(3)은, 솔더 접합시의 신뢰성 향상을 위해, 응력 완화용 고분자 절연층으로 이루어짐이 바람직하다. Referring to FIG. 1A, in a state in which a
도 1b를 참조하면, 상기 기판 결과물 상에 스퍼터링 공정을 통해 구리 또는 알루미늄으로 이루어진 금속막을 증착하고, 그런다음, 이 금속막을 패터닝하여 노출된 본드패드(2)와 각각 전기적으로 접속되는 금속배선들(4)을 형성한다. 이때, 본드패드(2)와 접속되는 금속배선의 일단 부분은 원통형 구조를 갖도록 패터닝한다. 이어서, 상기 금속배선(4)을 포함한 절연층(3) 상에 고분자 절연층으로 이루어진 제2절연층(5)을 도포한 후, 상기 제2절연층(5)을 패터닝해서 금속배선(4)의 타단 부분(이하, 볼 랜드라 칭함)을 노출시키고, 그리고, 웨이퍼(10)의 스크라이브 라인 상의 제2절연층 부분도 제거한다. Referring to FIG. 1B, a metal film made of copper or aluminum is deposited through a sputtering process on the substrate resultant, and then the metal film is patterned and electrically connected to each of the exposed
그 다음, 도 1c에 도시된 바와 같이, 노출된 금속배선의 볼 랜드 상에 외부와의 전기적 접속 수단으로서 기능하는 솔더 볼을 부착시키고, 이어서, 도 1d에 도시된 바와 같이, 다이아몬드 휠(diamond wheel) 등을 이용해서 웨이퍼를 그의 스크라이브 라인을 따라 절단함으로써, 각각의 개별 패키지들로 분리시킨다. Next, as shown in FIG. 1C, a solder ball serving as an electrical connection means to the outside is attached to the ball land of the exposed metallization, and then a diamond wheel, as shown in FIG. 1D, is shown. ) And the wafer is cut along its scribe line into separate individual packages.
그러나, 전술한 방법을 통해 제조되는 종래의 웨이퍼 레벨 패키지는, 그 제조 공정 동안, 고분자 절연층으로 이루어진 제1 및 제2절연층과 반도체 칩간의 열팽창율 차이에 의한 응력이 상기 반도체 칩의 본드패드 주변에 집중하게 되는데, 상기 본드패드와 콘택된 금속배선 부분이 원통형 구조를 갖고 있고, 이러한 원통형 구조는 집중된 응력에 대해 변형이 쉽게 일어나지 않기 때문에, 결과적으로, 구조 적인 취약함으로 인하여 본드패드와 콘택된 원통형 구조의 금속배선 부분에서 균열(crack) 및 벗겨짐(peeling off) 등의 불량이 발생되는 문제점이 있다. However, in the conventional wafer level package manufactured by the above-described method, during the manufacturing process, the stress caused by the difference in thermal expansion coefficient between the first and second insulating layers made of the polymer insulating layer and the semiconductor chip is the bond pad of the semiconductor chip. The bond pad and the metal wiring contacted with the bond pad has a cylindrical structure, and the cylindrical structure is not easily deformed due to concentrated stress, and consequently, the bond pad is brought into contact with the bond pad due to structural weakness. There is a problem that a defect such as cracking and peeling off occurs in the metal wiring portion of the cylindrical structure.
또한, 웨이퍼 레벨 패키지를 제조함에 있어서, 스크라이브 라인과 본드패드간의 거리가 100㎛ 정도로 가깝고, 아울러, 본드패드의 배열 방향에서 상기 본드패드들간의 간격도 100㎛ 정도로 가깝기 때문에, 스크라이브 라인과 본드패드를 독립적으로 패터닝할 경우, 솔더 접합부의 신뢰성을 확보하기 위해서 제1절연층을 두껍게 도포해야 하는데, 실질적으로, 제1절연층의 두께를 증가시키는데 어려움이 있기 때문에 금속배선의 전기적 쇼트(short), 또는, 오픈(open) 불량이 초래되는 문제점이 있다. Further, in manufacturing a wafer level package, the distance between the scribe line and the bond pad is close to about 100 μm, and the distance between the bond pads in the bond pad arrangement direction is also close to about 100 μm. In the case of independent patterning, the first insulating layer must be thickly applied to ensure the reliability of the solder joint, and in fact, the electrical short of the metal wiring, or because of difficulty in increasing the thickness of the first insulating layer, or There is a problem that an open defect is caused.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 웨이퍼 레벨 패키지의 신뢰성 특성을 향상시킬 수 있는 스택 패키지를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a stack package capable of improving the reliability characteristics of a wafer level package, which is devised to solve the above problems.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 본딩패드를 구비한 반도체칩들로 이루어지고, 백그라인딩된 웨이퍼를 마련하는 제1단계; 상기 웨이퍼의 상면 및 하면 각각에 폴리머를 도포하는 제2단계; 상기 웨이퍼 상면에 도포된 폴리머를 식각하여 웨이퍼의 스크라이브 라인 및 본딩패드를 노출시키는 제3단계; 상기 노출된 웨이퍼의 스크라이브 라인에 관통홀을 형성하는 제4단계; 상기 홀과 웨이퍼의 상면 및 하면 각각에 금속패턴을 형성하는 제5단계; 상기 금속패턴을 포함한 웨이 퍼의 상면 및 하면 각각에 금속패턴의 일부분을 노출시키는 솔더 마스크를 형성하는 제6단계; 상기 노출된 금속패턴 부분을 포함한 솔더 마스크 상에 금속씨드막을 형성하는 제7단계; 상기 금속씨드막 상에 그의 일부분을 노출시키는 감광막패턴을 형성하는 제8단계; 상기 노출된 금속씨드막 상에 도금 공정을 통해 웨이퍼의 상면 및 후면에 도전성 연결부제를 형성하는 제9단계; 상기 감광막패턴 및 그 아래의 금속씨드막을 제거하는 제10단계; 상기 도전성 연결부제가 형성된 웨이퍼의 상면을 언더-필하는 제11단계; 및 상기 제11단계로 얻어진 다수의 웨이퍼를 도전성 연결부제를 이용해서 스택하는 제12단계;를 포함하는 웨이퍼 레벨 스택 패키지의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises a first step of providing a back-grinded wafer consisting of semiconductor chips having a bonding pad; Applying a polymer to each of the upper and lower surfaces of the wafer; Etching the polymer applied to the upper surface of the wafer to expose a scribe line and a bonding pad of the wafer; Forming a through hole in the scribe line of the exposed wafer; A fifth step of forming a metal pattern on each of the upper and lower surfaces of the hole and the wafer; Forming a solder mask exposing a portion of the metal pattern on each of the top and bottom surfaces of the wafer including the metal pattern; A seventh step of forming a metal seed film on the solder mask including the exposed metal pattern portion; An eighth step of forming a photosensitive film pattern exposing a portion thereof on the metal seed film; A ninth step of forming a conductive connection agent on an upper surface and a rear surface of the wafer through a plating process on the exposed metal seed film; A tenth step of removing the photoresist pattern and the metal seed film thereunder; An eleventh step of under-filling an upper surface of the wafer on which the conductive connection agent is formed; And a twelfth step of stacking the plurality of wafers obtained in the eleventh step using a conductive connection agent.
여기서, 상기 금속씨드막은 스퍼터링으로 형성하는 것을 특징으로 한다.Here, the metal seed film is formed by sputtering.
상기 도전성 연결부제는 솔더 범프로 형성하는 것을 특징으로 한다.The conductive connection agent is characterized in that formed by solder bumps.
상기 도전성 연결부제는 Cu, Au 범프로 형성하는 것을 특징으로 한다.The conductive connecting agent is characterized in that formed of Cu, Au bumps.
상기 도전성 연결부제는 Cu, 또는, Au 범프로 형성하는 경우, 상기 언더-필 대신에 열압착을 수행하는 것을 특징으로 한다.When the conductive connection agent is formed of Cu or Au bumps, thermocompression is performed in place of the under-fill.
상기 언더-필은 스프레이, 또는, 스핀 코팅으로 수행하는 것을 특징으로 한다.The under-fill is characterized in that performed by spraying, or spin coating.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 및 도 2e는 본 발명의 실시예에 따른 웨이퍼 레벨 패캐지의 제조방법 을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다. 2A and 2E are cross-sectional views illustrating a method of manufacturing a wafer level package according to an embodiment of the present invention.
도 2a를 참조하면, 본딩패드(bondind pad; 100a)를 구비한 반도체칩들로 이루어지고, 백그라인딩(backgrinding)된 웨이퍼(100)를 마련한 후, 상기 웨이퍼(100)의 상면 및 하면 각각에 폴리머(110)를 도포한다. 그런다음, 상기 웨이퍼(100) 상면에 도포된 폴리머(110)를 식각하여 웨이퍼(100)의 스크라이브 라인(scribe lane) 및 본딩패드를 노출시킨다.Referring to FIG. 2A, after a
여기서, 본 발명은 적정한 탄성계수를 갖는 폴리머를 웨이퍼의 상,하면에 도포함으로서, 웨이퍼의 워페이지(warpage) 발생을 최소화 할 수 있어 웨이퍼 스택(stack)시 공정 안정성 및 솔더 조인트(solder joint)의 신뢰성을 확보할 수 있다.Herein, the present invention includes a polymer having an appropriate modulus of elasticity on the upper and lower surfaces of the wafer, thereby minimizing warpage generation of the wafer, thereby improving process stability and solder joints during wafer stacking. Reliability can be secured.
도 2b를 참조하면, 상기 노출된 웨이퍼(100)의 스크라이브 라인에 관통홀(120)을 형성한 후, 상기 웨이퍼(100)의 상,하면에 본딩패드 재배치 기술을 이용하여, 상기 홀(120)과 웨이퍼(100)의 상면 및 하면 각각에 금속패턴(130)을 형성한다. 여기서, 상기 관통홀(120) 형성은 디자인시 선택할 있어 전기적 신호 연결이 필요한 경우의 스크라이브 라인에는 관통홀을 형성하고, 소잉(sawing)되는 스크라이브 라인에는 관통홀을 형성하지 않는다. Referring to FIG. 2B, after the
도 2c를 참조하면, 그런다음, 상기 금속패턴(130)을 포함한 웨이퍼(100)의 상면 및 하면 각각에 금속패턴(130)의 일부분, 즉, 관통홀 부분을 노출시키는 솔더 마스크(solder mask; 140)를 형성한 후, 상기 노출된 금속패턴(130) 부분을 포함한 솔더 마스크(140) 상에 스퍼터링(sputtering)으로 금속씨드막(seed metal; 미도시)을 형성한다.Referring to FIG. 2C, a
그런다음, 상기 금속씨드막 상에 그의 일부분, 즉, 관통홀 부분을 노출시키는 감광막패턴(150)을 형성한 후, 상기 노출된 금속씨드막 상에 도금 공정을 통해 웨이퍼의 상면 및 후면에 도전성 연결부제(160)를 형성한다.Then, a
여기서, 상기 도전성 연결부제(160)는 솔더 범프(soler bump)로 형성한다. 또는,Cu 범프나 Au 범프, 즉, 단단한 물질로 범프를 형성한다.In this case, the
도 2d를 참조하면, 상기 감광막패턴 및 그 아래의 금속씨드막을 제거하고 나서, 상기 도전성 연결부제(160)가 형성된 웨이퍼(100)의 상면을 언더-필(under-fill; 170)한다. 여기서, 상기 언더-필은 페이스트(paste)를 스프레이(spray), 또는, 스핀 코팅(spin coating)으로 형성한다. Referring to FIG. 2D, after removing the photoresist pattern and the metal seed layer thereunder, the top surface of the
한편, 상기 도전성 연결부제(160)를 Cu, Au 범프를 사용하는 경우에는 언더-필 대신에 ACF을 적용하여 열압착한다.On the other hand, in the case of using the Cu, Au bumps for the
도 2e를 참조하면, 상기의 제조공정으로 얻어진 다수의 웨이퍼를 도전성 연결부제를 이용해서 스택(stack)한다. Referring to FIG. 2E, a plurality of wafers obtained by the above manufacturing process are stacked using conductive interconnects.
도 2e에서 미설명된 도면 부호 200는 제1웨이퍼, 300은 제2웨이퍼, 400는 제3웨이퍼, 500은 제4웨이퍼를 각각 나타낸다.In FIG. 2E,
한편, 본 발명의 실시예에서는 다수의 웨이퍼를 도전성 연결부제를 이용해서 스택하였으나, 웨이퍼를 소잉(sawing)하여 반도체 칩을 스택할 수도 있다. Meanwhile, in the exemplary embodiment of the present invention, a plurality of wafers are stacked using conductive connectors, but the semiconductor chips may be stacked by sawing the wafers.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 금속재배선을 이용하여 본딩패드를 재배열하고, 스크라이브 라인내에 관통홀을 형성한 후, 금속배선을 형성함으로서, 패키지의 고용량화 효과를 얻을 수 있으며, 공정 안정성을 확보할 수 있다. As described above, according to the present invention, by rearranging the bonding pads using metal rewiring, forming through holes in the scribe line, and then forming metal wiring, a high capacity of the package can be obtained, and process stability can be secured. Can be.
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