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KR100728645B1 - Semiconductor memory device and manufacturing method thereof - Google Patents

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KR100728645B1
KR100728645B1 KR1020050128228A KR20050128228A KR100728645B1 KR 100728645 B1 KR100728645 B1 KR 100728645B1 KR 1020050128228 A KR1020050128228 A KR 1020050128228A KR 20050128228 A KR20050128228 A KR 20050128228A KR 100728645 B1 KR100728645 B1 KR 100728645B1
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KR
South Korea
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floating gate
control gate
oxide film
film
memory device
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KR1020050128228A
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Inventor
방연섭
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 기판의 상부 일부에 순차 적층된 터널산화막과 플로팅 게이트와, 상기 플로팅 게이트의 상면 및 측면에 접하여 위치하는 유전막과, 상기 유전막을 사이에 두고 상기 플로팅 게이트의 상면과 접하여 위치하는 탑콘트롤 게이트와,상기 유전막을 사이에 두고 상기 플로팅 게이트의 측면에 접하여 위치하는 콘트롤 게이트 및 상기 콘트롤 게이트의 상면과 접하여 위치하는 탑절연막을 포함하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and in particular, a tunnel oxide film and a floating gate sequentially stacked on an upper portion of a substrate, a dielectric film positioned in contact with an upper surface and a side surface of the floating gate, and the dielectric film interposed therebetween. A top control gate positioned in contact with an upper surface of the floating gate, a control gate positioned in contact with a side of the floating gate with the dielectric layer interposed therebetween, and a top insulating layer positioned in contact with an upper surface of the control gate. It is about.

이와 같은 본 발명은 플로팅 게이트의 측면뿐만 아니라 상면에도 콘트롤 게이트를 두어 커플링비를 향상시킴으로써, F-N(Fowler-Norheim) 터널링 전류를 증가시켜 프로그램과 소거 동작의 속도를 증가시키게 된다.As described above, the present invention improves the coupling ratio by providing a control gate not only on the side of the floating gate but also on the top thereof, thereby increasing the F-N (Fowler-Norheim) tunneling current to increase the speed of program and erase operations.

Description

반도체 메모리 장치 및 그 제조방법{Semiconductor memory device and manufacturing method thereof}Semiconductor memory device and manufacturing method

도 1은 종래 반도체 메모리 장치의 단면도이다.1 is a cross-sectional view of a conventional semiconductor memory device.

도 2는 본 발명에 따른 반도체 메모리 장치의 단면도이다.2 is a cross-sectional view of a semiconductor memory device according to the present invention.

도 3은 본 발명과 종래 메모리 장치의 F-N 터널링 전류에 관한 프로그램 동작 상태 비교 그래프이다.3 is a graph comparing program operating states of F-N tunneling currents between the present invention and a conventional memory device.

도 4는 본 발명과 종래 메모리 장치의 플로팅 게이트 전하에 관한 프로그램 동작 상태 비교 그래프이다.4 is a graph comparing program operating states of floating gate charges of the present invention and a conventional memory device.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 기판 2 : N형 웰1 substrate 2 N-type well

3 : P형 웰 4 : 소자분리막3: P type well 4: device isolation membrane

5 : 터널산화막 6 : 플로팅 게이트5: tunnel oxide film 6: floating gate

7 : 탑절연막 8 : 유전막7: top insulating film 8: dielectric film

9 : 콘트롤 게이트 산화막 10 : 콘트롤 게이트9: control gate oxide film 10: control gate

11 : 측벽 12 : 저농도 소스 및 드레인11 sidewall 12 low concentration source and drain

13 : 고농도 소스 및 드레인 14 : 탑유전막13: high concentration source and drain 14: top dielectric film

15 : 탑콘트롤 게이트15: Top Control Gate

본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 상세하게 메모리 장치의 집적도를 저해하지 않으면서 터널링 전류(Fowler-Norheim tunneling current)를 증가시킬 수 있는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device and a method of manufacturing the same that can increase the tunneling current (Fowler-Norheim tunneling current) without inhibiting the density of the memory device .

일반적으로, 이이피롬(EEPROM) 또는 플래시 메모리의 플로팅 게이트를 충전시키기 위해서는 NAND형과 NOR형 두가지 타입의 소자를 사용한다. NOR형 메모리 소자는 열전하 주입 전류를 이용하며, NAND형 소자의 경우 F-N 터널링 전류(Fowler-Norheim tunneling current)를 이용한다.Generally, two types of devices, NAND type and NOR type, are used to charge the floating gate of EEPROM or flash memory. NOR-type memory devices use thermal charge injection currents, and N-type devices use F-N tunneling currents.

이러한 F-N 터널링 전류를 이용하는 종래 반도체 메모리 장치 및 그 제조방법을 첨부한 도 1을 참조하여 상세히 설명하면 다음과 같다.A semiconductor memory device using the F-N tunneling current and a method of manufacturing the same will be described in detail with reference to FIG. 1.

도 1은 종래 반도체 메모리 장치 단위 셀의 단면도이다.1 is a cross-sectional view of a conventional semiconductor memory unit cell.

이를 참조하면, 기판(1)에 형성된 깊은 N형 웰(2) 및 그 N형 웰(2)의 상부에 위치하는 P형 웰(3)과, 상기 P형 웰(3)의 일부에 위치하여 소자형성영역을 정의하는 소자분리막(4)과, 상기 소자형성영역인 P형 웰(3)의 중앙 상부에 순차적으로 적 층된 터널산화막(5), 플로팅 게이트(6), 탑절연막(7)과, 상기 터널산화막(5), 플로팅 게이트(6) 및 탑절연막(7)의 측면에 위치하는 유전막(8)과, 상기 유전막(8)의 타측면에 각각 순차적층된 콘트롤 게이트산화막(9) 및 콘트롤 게이트(10)와, 상기 콘트롤 게이트산화막(9)과 콘트롤 게이트(10)의 측면에 위치하는 측벽(11)과, 상기 콘트롤 게이트(10)의 측면 P형 웰(3)에 위치하는 저농도 소스/드레인(12) 및 고농도 소스/드레인(13)을 포함하여 구성된다.Referring to this, the deep N-type well 2 formed on the substrate 1 and the P-type well 3 located above the N-type well 2 and a part of the P-type well 3 An isolation layer 4 defining an element formation region, a tunnel oxide layer 5, a floating gate 6, and a top insulating layer 7 sequentially stacked on the center of the P-type well 3, which is an element formation region. A dielectric film 8 positioned on side surfaces of the tunnel oxide film 5, the floating gate 6, and the top insulating film 7, a control gate oxide film 9 sequentially layered on the other side of the dielectric film 8, and A low concentration source located in the control gate 10, the sidewalls 11 positioned on the sidewalls of the control gate oxide film 9 and the control gate 10, and the sidewall P-type wells 3 of the control gate 10. / Drain (12) and high concentration source / drain (13).

그러면, 이하, 상기와 같이 구성된 종래 반도체 메모리의 특징과 문제점에 대하여 상세히 설명한다.Next, the features and problems of the conventional semiconductor memory constructed as described above will be described in detail.

먼저, 상기 구조에서는 F-N 터널링 전류를 향상시키기 위해서 상기 콘트롤 게이트(10)에 인가되는 전압을 높이고, 터널산화막(5)의 두께를 더욱 얇게 해야한다.First, in the above structure, in order to improve the F-N tunneling current, the voltage applied to the control gate 10 should be increased, and the thickness of the tunnel oxide film 5 should be made thinner.

이는 전기장을 증가시키는 방법이며, 이 방법 외에 상기 유전막(8)의 두께를 얇게 하여 커패시티브 커플링 비(capacitive coupling ratio)를 증가시키는 것이다.This is a method of increasing the electric field, in addition to increasing the capacitive coupling ratio (thinning) the thickness of the dielectric film (8).

그러나 이와 같은 방법은 터널링 전류에 의한 누설전류를 증사키기며, 산화막의 파손 등 소자의 신뢰성을 저하시키는 문제점이 발생할 수 있다.However, this method increases the leakage current due to the tunneling current, and may cause a problem of lowering the reliability of the device, such as an oxide film breakage.

상기의 예들과는 달리 플로팅 게이트(6)의 면적을 증가시키는 것으로도 상기 F-N 터널링 전류를 증가시킬 수 있으나, 플로팅 게이트(6)의 면적 증가에 의하여 반도체 메모리의 집적도를 저하시키는 문제점이 있었다.Unlike the above examples, the F-N tunneling current can be increased by increasing the area of the floating gate 6, but there is a problem of decreasing the integration density of the semiconductor memory by increasing the area of the floating gate 6.

상기와 같은 문제점을 감안한 본 발명은 반도체 메모리 장치의 신뢰성을 확보하고, 집적도의 감소를 방지하면서도 터널링 전류를 증가시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공함에 그 목적이 있다.Disclosure of Invention It is an object of the present invention to provide a semiconductor memory device capable of securing reliability of a semiconductor memory device and increasing a tunneling current while preventing a decrease in the degree of integration.

상기와 같은 목적을 달성하기 위해 본 발명은 기판의 상부 일부에 순차 적층된 터널산화막과 플로팅 게이트와, 상기 플로팅 게이트의 상면 및 측면에 접하여 위치하는 유전막과, 상기 유전막을 사이에 두고 상기 플로팅 게이트의 상면과 접하여 위치하는 탑콘트롤 게이트와, 상기 유전막을 사이에 두고 상기 플로팅 게이트의 측면에 접하여 위치하는 콘트롤 게이트, 및 상기 콘트롤 게이트의 상면과 접하여 위치하는 탑절연막을 포함하는 반도체 메모리 장치를 제공한다.In order to achieve the above object, the present invention provides a tunnel oxide layer and a floating gate sequentially stacked on an upper portion of a substrate, a dielectric layer positioned in contact with an upper surface and a side surface of the floating gate, and a dielectric layer interposed therebetween. A semiconductor memory device includes a top control gate positioned in contact with an upper surface, a control gate positioned in contact with a side surface of the floating gate with the dielectric layer interposed therebetween, and a top insulating layer positioned in contact with an upper surface of the control gate.

또한, 상기 본 발명의 반도체 메모리 장치에 있어서, 상기 유전막은, 산화막-질화막-산화막 적층구조인 것이 바람직하다.In the semiconductor memory device of the present invention, preferably, the dielectric film has an oxide film-nitride film-oxide film stacked structure.

상기와 같은 다른 목적을 달성하기 위해 본 발명은, a) 기판의 상부에 터널산화막과 플로팅 게이트를 순차 적층하여 형성하는 단계와, b) 상기 플로팅 게이트의 상부에 탑유전막과 탑콘트롤 게이트를 형성하는 단계와, c) 상기 플로팅 게이트와 탑유전막 및 탑콘트롤 게이트의 측면에 유전막을 형성하는 단계 및 d) 상기 유전막의 측면에 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 메모리 장치 제조방법을 제공한다.In order to achieve the other object as described above, the present invention, a) forming a tunnel oxide film and a floating gate by sequentially stacked on top of the substrate, b) forming a top dielectric film and a top control gate on the floating gate; And c) forming a dielectric film on the sides of the floating gate, the top dielectric layer, and the top control gate, and d) forming a control gate on the side of the dielectric layer.

또한, 상기 본 발명의 반도체 메모리 장치에 있어서, 상기 탑유전막은, 산화막-질화막-산화막을 순차 증착하고 패터닝하여 형성하는 것이 바람직하다.In the semiconductor memory device of the present invention, the top dielectric film is preferably formed by sequentially depositing and patterning an oxide film-nitride film-oxide film.

또한, 상기 본 발명의 반도체 메모리 장치에 있어서, 상기 유전막은 산화막-질화막-산화막을 순차 증착하고 건식식각하여 형성하는 것이 바람직하다.In the semiconductor memory device of the present invention, the dielectric film is preferably formed by sequentially depositing and dry etching an oxide film-nitride film-oxide film.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like reference numerals designate like parts throughout the specification.

우선, 본 발명의 실시예에 따른 반도체 메모리 장치에 대하여 도 2를 참고로 하여 상세하게 설명한다.First, a semiconductor memory device according to an embodiment of the present invention will be described in detail with reference to FIG. 2.

도 2는 본 발명에 따른 반도체 메모리 장치 단위 셀의 바람직한 실시예의 단면도이다.2 is a cross-sectional view of a preferred embodiment of a semiconductor memory device unit cell according to the present invention.

이를 참조하면, 본 발명에 따른 반도체 메모리 장치는 기판(1)에 형성된 깊은 N형 웰(2) 및 그 N형 웰(2)의 상부에 위치하는 P형 웰(3)과, 상기 P형 웰(3)의 일부에 위치하여 소자형성영역을 정의하는 소자분리막(4)과, 상기 소자형성영역인 P형 웰(3)의 중앙 상부에 순차적으로 적층된 터널산화막(5), 플로팅 게이트(6), 탑유전막(14), 탑콘트롤 게이트(15) 및 탑절연막(7)과, 상기 터널산화막(5), 플로팅 게이트(6), 탑유전막(14), 탑콘트롤 게이트(15) 및 탑절연막(7)의 측면에 위치하는 유전막(8)과, 상기 유전막(8)의 타측면에 각각 순차적층된 콘트롤 게이트산화막(9) 및 콘트롤 게이트(10)와, 상기 게이트산화막(9)과 콘트롤 게이트(10)의 측면에 위치하는 측벽(11)과, 상기 콘트롤 게이트(10)의 측면 P형 웰(3)에 위치하는 저농도 소스/드레인(12) 및 고농도 소스/드레인(13)을 포함하여 구성된다.Referring to this, the semiconductor memory device according to the present invention includes a deep N-type well 2 formed on a substrate 1, a P-type well 3 positioned above the N-type well 2, and the P-type well. (3) an element isolation film (4) positioned in a part of the element defining region, and a tunnel oxide film (5) and a floating gate (6) sequentially stacked on the center of the P-type well (3) as the element formation region. ), Top dielectric film 14, top control gate 15, and top insulating film 7, the tunnel oxide film 5, floating gate 6, top dielectric film 14, top control gate 15, and top insulating film (7) the dielectric film (8) located on the side, the control gate oxide film (9) and the control gate (10) sequentially layered on the other side of the dielectric film (8), and the gate oxide film (9) and the control gate, respectively. Sidewalls (11) located on the side of (10), low concentration source / drain (12) and high concentration source / drain (13) located on the side P-type wells (3) of the control gate (10). It is configured together.

이하, 상기와 같이 구성되는 본 발명에 따른 반도체 메모리 장치의 제조방법 및 작용을 도 2 내지 도 4를 참조하여 보다 상세히 설명한다.Hereinafter, the method and operation of the semiconductor memory device according to the present invention configured as described above will be described in more detail with reference to FIGS. 2 to 4.

먼저, 기판(1)에 이온주입 공정 또는 확산공정을 이용하여 N형 웰(2) 및 그 N형 웰(2)의 상부에 위치하는 P형 웰(3)을 형성한다.First, an N-type well 2 and a P-type well 3 positioned above the N-type well 2 are formed on the substrate 1 by using an ion implantation process or a diffusion process.

그 다음, 상기 기판(1)의 상부면인 P형 웰(3)의 일부에 얕은 트랜치를 형성하고, 그 트랜치 내에 위치하는 소자분리막(4)을 형성한다.Next, a shallow trench is formed in a part of the P-type well 3, which is the upper surface of the substrate 1, and the device isolation film 4 positioned in the trench is formed.

상기 소자분리막(4)에 의해 소자가 형성될 영역이 정의된다.The region in which the device is to be formed is defined by the device isolation film 4.

그 다음, 상기 구조의 상부전면에 얇은 산화막과 전극물질, 산화막-질화막-산화막 구조의 유전막을 순차적으로 증착하고, 다시 그 산화막-질화막-산화막 구조의 유전막의 상부에 전극물질과 절연층을 순차적으로 증착한 후, 패터닝하여 상기 P형 웰(3)의 중앙 상부에 순차적으로 적층된 터널산화막(5), 플로팅 게이트(6), 탑유전막(14), 탑콘트롤 게이트(15) 및 탑절연막(7)의 적층 구조를 형성한다.Subsequently, a thin oxide film and an electrode material and a dielectric film of an oxide film-nitride film-oxide structure are sequentially deposited on the upper surface of the structure, and the electrode material and insulating layer are sequentially deposited on the dielectric film of the oxide film-nitride film-oxide structure. After the deposition, the patterned tunnel oxide film 5, the floating gate 6, the top dielectric film 14, the top control gate 15, and the top insulating film 7 which were sequentially patterned on the center of the P-type well 3 were deposited. ) To form a laminated structure.

상기와 같이, 본 발명은 다수 회의 증착과 일회의 사진식각공정으로 위의 적층구조를 형성할 수 있으며, 각각의 구조를 나누어 여러 회의 사진식각공정을 통해 터널산화막(5), 플로팅 게이트(6), 탑유전막(14), 탑콘트롤 게이트(15) 및 탑절연막(7)의 적층 구조를 형성할 수 있다. 특히, 상기 탑콘트롤 게이트(15)는, 커패시티브 커플링비 증가의 효과를 높이기 위해서 공정기술이 허용하는 범위에서 매우 얇은 두께를 가지도록 형성하는 것이 바람직하다. 또한, 상기 탑절연막(7)은, 플로팅 게이트와 콘트롤 게이트가 서로 단락(short-circuited)되는 것을 방지하기 위한 역할을 한다. As described above, the present invention can form the above laminated structure by a plurality of deposition and one time photolithography process, the tunnel oxide film 5, the floating gate 6 through a plurality of photolithography process by dividing each structure , A stacked structure of the top dielectric layer 14, the top control gate 15, and the top insulating layer 7 may be formed. In particular, the top control gate 15 is preferably formed to have a very thin thickness in the range allowed by the process technology in order to increase the effect of increasing the capacitive coupling ratio. In addition, the top insulating layer 7 serves to prevent the floating gate and the control gate from being short-circuited with each other.

그 다음, 상기 구조의 상부전면에 산화막-질화막-산화막 적층 구조의 유전막(8)을 증착하고, 그 유전막(8)을 건식식각하여 상기 터널산화막(5), 플로팅 게이트(6), 탑유전막(14), 탑콘트롤 게이트(15) 및 탑절연막(7)의 측면에만 유전막(8) 패턴을 잔존시킨다.Next, a dielectric film 8 having an oxide film-nitride-oxide film stacked structure is deposited on the upper surface of the structure, and the dielectric film 8 is etched dry to form the tunnel oxide film 5, the floating gate 6, and the top dielectric film ( 14), the dielectric film 8 pattern remains only on the side surfaces of the top control gate 15 and the top insulating film 7.

그런 다음, 상기 구조의 상부전면에 산화막과 전극물질을 순차적으로 증착하고, 건식식각을 통해 그 전극물질과 산화막을 패터닝하여 상기 유전막(8)의 측면에 위치하는 콘트롤 게이트산화막(9)과 콘트롤 게이트(10)를 형성한다.Subsequently, an oxide film and an electrode material are sequentially deposited on the upper surface of the structure, and the electrode material and the oxide film are patterned through dry etching to control the oxide film 9 and the control gate positioned on the side of the dielectric film 8. To form (10).

그 다음, 절연막의 증착과 건식식각공정을 통해 상기 콘트롤 게이트산화막(9)과 콘트롤 게이트(10)의 측면에 측벽(11)을 형성한다.Next, sidewalls 11 are formed on side surfaces of the control gate oxide layer 9 and the control gate 10 through the deposition and dry etching of the insulating layer.

그런 다음, 이온주입과 확산공정을 통해 저농도 소스 및 드레인(12)과, 고농도 소스 및 드레인(13)을 형성한다.Then, the low concentration source and drain 12 and the high concentration source and drain 13 are formed through ion implantation and diffusion processes.

상기와 같은 과정을 통해 제조된 본 발명에 따른 반도체 메모리 장치는 그 플로팅 게이트(6)의 상부 및 측면의 전체가 산화막-질화막-산화막 적층구조의 유전막으로 둘러싸여 있다.In the semiconductor memory device according to the present invention manufactured as described above, the entirety of the upper and side surfaces of the floating gate 6 is surrounded by a dielectric film having an oxide film-nitride-oxide film stacked structure.

즉, 상기 플로팅 게이트(6)의 상면에는 탑유전막(14) 이 위치하며, 그 측면에는 유전막(8)이 위치한다.That is, the top dielectric layer 14 is positioned on the top surface of the floating gate 6, and the dielectric layer 8 is positioned on the side surface thereof.

또한, 상기 플로팅 게이트(6)의 상면은 탑유전막(14)을 사이에 두고 탑콘트롤 게이트(15)와 접해 있으며, 양측면으로는 유전막(8)을 사이에 두고 콘트롤 게이트(10)와 접해 있다.In addition, an upper surface of the floating gate 6 is in contact with the top control gate 15 with the top dielectric film 14 interposed therebetween, and both sides are in contact with the control gate 10 with the dielectric film 8 interposed therebetween.

이와 같은 구조를 가지는 본 발명은 플로팅 게이트(6)와 탑콘트롤 게이트(15) 및 콘트롤 게이트(10)의 사이에 형성되는 커패시티브 커플링비를 증가시킬 수 있게 되어, F-N 터널링 전류를 증가시키고, 그에 따라 프로그램 및 소거 속도를 향상시킬 수 있게 된다.The present invention having such a structure can increase the capacitive coupling ratio formed between the floating gate 6 and the top control gate 15 and the control gate 10, thereby increasing the FN tunneling current, As a result, the program and erase speeds can be improved.

또한, 상기 탑유전막(14)의 두께가 최대한 얇을수록 상기 탑콘트롤 게이트(15)와 플로팅 게이트(6)의 사이 커패시티브 커플링비를 증가시키는 효과를 증가시킬 수 있다. 특히, 상기 탑유전막(14)은, 유전막(8)이 강한 전기장에 견딜 수 있는 정도의 두꺼운 두께를 가지는 것이 바람직하다. 또한, 상기 탑유전막(14)과 유전막(8)의 두께는 동일한 두께를 가지게 형성할 수도 있다.In addition, as the thickness of the top dielectric layer 14 is as thin as possible, the effect of increasing the capacitive coupling ratio between the top control gate 15 and the floating gate 6 may be increased. In particular, the top dielectric film 14 preferably has a thickness such that the dielectric film 8 can withstand a strong electric field. In addition, the top dielectric layer 14 and the dielectric layer 8 may be formed to have the same thickness.

도 3은 상기와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 프로그램 동작상태와 종래 반도체 메모리 장치의 프로그램 동작상태의 비교 그래프이다.3 is a graph illustrating a comparison between a program operation state of a semiconductor memory device and a program operation state of a conventional semiconductor memory device.

이를 참조하면, 본 발명에 따른 반도체 메모리 장치의 초기 F-N 터널링 전류는 종래 반도체 메모리 장치의 초기 F-N 터널링 전류에 비하여 약 5배 정도 증가한 것을 알 수 있다.Referring to this, it can be seen that the initial F-N tunneling current of the semiconductor memory device according to the present invention is increased by about five times compared to the initial F-N tunneling current of the conventional semiconductor memory device.

이에 따라, 상기 플로팅 게이트(6)의 충전은 약 2.5msec에 이루어지며, 이는 종래에 비하여 약 46% 향상된 것을 알 수 있다.Accordingly, the charging of the floating gate 6 is performed at about 2.5 msec, which can be seen to be improved by about 46% compared with the prior art.

이와 같이 본 발명에 따른 반도체 메모리 장치는 프로그램 동작의 속도를 향상시킬 수 있게 된다.Thus, the semiconductor memory device according to the present invention can improve the speed of the program operation.

도 4는 상기와 같이 구성된 본 발명에 따른 반도체 메모리 장치와 종래 반도체 메모리 장치의 플로팅 게이트 전하에 관한 프로그램 동작상태를 비교하여 나타낸 비교 그래프이다.FIG. 4 is a comparison graph illustrating a comparison between program operation states of floating gate charges of a semiconductor memory device and a conventional semiconductor memory device according to the present invention.

이를 참조하면, 본 발명에 따른 반도체 메모리 장치의 프로그램 동작의 속도가 종래 반도체 메모리 장치의 프로그램 동작 속도에 비하여 더 향상된 것을 알 수 있다. 이에 따라, 본 발명에 따른 반도체 메모리 장치의 소거 동작의 속도 또한, 종래 반도체 메모리 장치의 소거 동작 속도에 비하여 더 향상시키는 것이 가능하다.Referring to this, it can be seen that the speed of the program operation of the semiconductor memory device according to the present invention is further improved compared to the program operation speed of the conventional semiconductor memory device. Accordingly, the speed of the erase operation of the semiconductor memory device according to the present invention can be further improved as compared with the erase operation speed of the conventional semiconductor memory device.

상술한 바와 같이, 본 발명은 플로팅 게이트의 측면뿐만 아니라 상면에도 콘트롤 게이트를 두어 커플링비를 향상시킴으로써, 고집적도를 유지하면서 F-N 터널링 전류를 증가시켜 프로그램과 소거 동작의 속도를 증가시키게 된다.As described above, the present invention improves the coupling ratio by providing the control gate not only on the side of the floating gate but also on the top thereof, thereby increasing the F-N tunneling current while maintaining high integration, thereby increasing the speed of program and erase operations.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

상기한 바와 같이 본 발명 반도체 메모리 장치 및 그 제조방법은 플로팅 게이트의 측면뿐만 아니라 상면에도 콘트롤 게이트를 두어 커플링비를 향상시킴으로써, 고집적도용 이이피롬(EEPROM)의 F-N 터널링 전류를 증가시켜 프로그램과 소거 동작의 속도를 증가시킬 수 있다.As described above, the semiconductor memory device and the method of manufacturing the same of the present invention increase the FN tunneling current of the high-density EEPROM by controlling the control gate not only on the side of the floating gate but also on the top thereof, thereby increasing program and erase operation. Can increase the speed.

따라서, 본 발명은 반도체 메모리 장치의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.Therefore, the present invention has the effect of improving the characteristics and reliability of the semiconductor memory device.

Claims (5)

삭제delete 기판의 상부 일부에 순차 적층된 터널산화막과 플로팅게이트;A tunnel oxide film and a floating gate sequentially stacked on a portion of an upper portion of the substrate; 상기 플로팅 게이트의 상면 및 측면에 접하여 위치하며, 산화막-질화막-산화막의 순차적 적층 구조인 유전막; A dielectric film disposed in contact with the top and side surfaces of the floating gate and having a sequential stacked structure of an oxide film, a nitride film, and an oxide film; 상기 유전막을 사이에 두고 상기 플로팅 게이트의 상면과 접하여 위치하는 탑콘트롤 게이트;A top control gate positioned in contact with an upper surface of the floating gate with the dielectric layer interposed therebetween; 상기 유전막을 사이에 두고 상기 플로팅 게이트의 측면에 접하여 위치하는 콘트롤 게이트; 및A control gate positioned in contact with a side of the floating gate with the dielectric layer interposed therebetween; And 상기 콘트롤 게이트의 상면과 접하여 위치하는 탑절연막;을 포함하는 반도체 메모리 장치. And a top insulating layer in contact with an upper surface of the control gate. 삭제delete a) 기판의 상부에 터널산화막과 플로팅 게이트를 순차 적층하여 형성하는 단계;a) sequentially forming a tunnel oxide film and a floating gate on the substrate; b) 상기 플로팅 게이트의 상부에 산화막-질화막-산화막을 순차 증착하고 패터닝하여 탑유전막과 탑콘트롤 게이트를 형성하는 단계;b) sequentially depositing and patterning an oxide film-nitride film-oxide film on the floating gate to form a top dielectric film and a top control gate; c) 상기 플로팅 게이트와 탑유전막 및 탑콘트롤 게이트의 측면에 산화막-질화막-산화막을 순차 증착하고 건식식각하여 유전막을 형성하는 단계; 및c) sequentially depositing an oxide film-nitride film-oxide film on side surfaces of the floating gate, the top dielectric film, and the top control gate to form a dielectric film by dry etching; And d) 상기 유전막의 측면에 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 메모리 장치 제조방법.d) forming a control gate on a side surface of the dielectric layer. 삭제delete
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