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KR100727411B1 - 오픈 비트라인 구조의 메모리 셀 어레이를 가지는 반도체메모리 장치의 승압전압 발생회로 및 승압전압 발생방법 - Google Patents

오픈 비트라인 구조의 메모리 셀 어레이를 가지는 반도체메모리 장치의 승압전압 발생회로 및 승압전압 발생방법 Download PDF

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KR100727411B1
KR100727411B1 KR1020050132860A KR20050132860A KR100727411B1 KR 100727411 B1 KR100727411 B1 KR 100727411B1 KR 1020050132860 A KR1020050132860 A KR 1020050132860A KR 20050132860 A KR20050132860 A KR 20050132860A KR 100727411 B1 KR100727411 B1 KR 100727411B1
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KR
South Korea
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boosted voltage
voltage generator
activated
memory device
boosted
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Application number
KR1020050132860A
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English (en)
Inventor
이재영
이홍준
이중화
Original Assignee
삼성전자주식회사
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Abstract

활성화시키려는 서브 어레이의 종류에 따라서 다른 전류 구동능력을 가지는 승압전압을 발생시킬 수 있는 반도체 메모리 장치의 승압전압 발생회로가 개시되어 있다. 반도체 메모리 장치는 정상 서브 어레이와 적어도 하나의 에지 서브 어레이로 구성된 메모리 셀 어레이를 구비한다. 승압전압 발생회로는 복수의 승압전압 발생기를 구비하고 정상 서브 어레이들을 활성화시킬 때와 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시켜 메모리 셀 어레이에 제공한다. 또한, 승압전압은 데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가질 수 있다.

Description

오픈 비트라인 구조의 메모리 셀 어레이를 가지는 반도체 메모리 장치의 승압전압 발생회로 및 승압전압 발생방법{CIRCUIT AND METHOD OF GENERATING A BOOSTING VOLTAGE OF A SEMICONDUCTOR MEMORY DEVICE INCLUDING MEMORY CELL ARRAYS HAVING AN OPEN BIT LINE STRUCTURE}
도 1은 종래의 오픈 비트라인 구조를 가지는 메모리 셀 어레이를 나타내는 도면이다.
도 2는 서브 어레이들을 포함하는 종래의 메모리 셀 어레이에서, 정상 서브 어레이(Non-edge sub array)가 활성화된 경우의 메모리 셀 어레이를 나타내는 도면이다.
도 3은 서브 어레이들을 포함하는 종래의 메모리 셀 어레이에서, 에지 서브 어레이(edge sub array)가 활성화된 경우의 메모리 뱅크를 나타내는 도면이다.
도 4는 본 발명의 하나의 실시예에 따른 승압전압 발생회로를 구비한 반도체 메모리 장치를 나타내는 도면이다.
도 5는 도 4에 도시된 승압전압 발생회로에 포함되어 있는 제 1 승압전압 발생기의 하나의 실시예를 나타내는 도면이다.
도 6은 도 4에 도시된 승압전압 발생회로에 포함되어 있는 제 2 승압전압 발생기의 하나의 실시예를 나타내는 도면이다.
도 7은 도 4에 도시된 승압전압 발생회로에 포함되어 있는 제 3 승압전압 발생기의 하나의 실시예를 나타내는 도면이다.
도 8은 도 5 내지 도 7에 도시된 승압전압 발생기들에 대한 동작 타이밍도를 나타내는 도면이다.
도 9는 도 4에 도시된 메모리 셀 어레이가 X4 또는 X8의 데이터 구조를 가지는 메모리 셀 어레이이고, 정상 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 10은 도 4에 도시된 메모리 셀 어레이가 X4 또는 X8의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지(edge) 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 11은 도 4에 도시된 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 정상 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 12는 도 4에 도시된 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지(edge) 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300 : 메모리 셀 어레이
210, 220, 230, 240, 250 : 서브 어레이
310, 320, 330, 340, 350 : 서브 어레이
1110, 1120, 1130 : 서브 어레이
1200 : 승압전압 발생회로
1210 : 제 1 승압전압 발생기 1220 : 제 2 승압전압 발생기
1230 : 제 3 승압전압 발생기
1213, 1223, 1233 : 결합회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 오픈 비트라인 구조의 메모리 셀 어레이를 가지는 반도체 메모리 장치의 승압전압 발생회로 및 승압전압 발생방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이의 구조에 따라 폴디드 비트라인(folded bit line) 구조의 반도체 메모리 장치와 오픈 비트라인(open bit line) 구조의 반도체 메모리 장치로 구분된다. 또한, 반도체 메모리 장치는 셀들의 차지하는 면적에 근거하여 8F2 구조의 반도체 메모리 장치와 6F2 구조의 반도체 메모리 장치로 분류된다. 일반적으로, 폴디드 비트라인 구조의 반도체 메모리 장치는 8F2 구조를 가지고, 오픈 비트라인 구조의 반도체 메모리 장치는 6F2 구조를 가진다.
도 1은 종래의 오픈 비트라인 구조를 가지는 메모리 셀 어레이를 나타내는 도면으로서, 미국등록특허 번호 제 6,535,439호에 개시되어 있다.
도 1을 참조하면, 메모리 셀 어레이(100)는 에지 서브 어레이들(120, 140), 정상 서브 어레이들(non-edge sub array)(130), 및 센스 앰프들(151~159)을 구비한다. 정상 서브 어레이들(130)은 비트 라인들(가로 라인에 해당함)과 워드 라인들(세로 라인들에 해당함)을 구비하며, 워드 라인과 비트 라인이 교차하는 곳에 메모리 셀들(검은 점으로 표시됨)이 위치한다. 에지 서브 어레이들(120, 140)은 워드 라인들(WL), 비트라인들(BL), 및 더미 비트 라인들(DBL11~DBL1n, DBL21~DBL2n)을 구비한다. 워드 라인과 비트 라인이 교차하는 곳, 및 워드 라인과 더미 비트 라인이 교차하는 곳에 메모리 셀들(검은 점으로 표시됨)이 위치한다. 센스 앰프들(154~156)은 각각 한 쪽에 제 1 비트라인(BL)이 연결되어 있고, 반대쪽에 제 2 비트라인(BLB)이 연결되어 있다. 센스 앰프들(151~153) 및 센스 앰프들(157~159)은 각각 한 쪽에 더미 비트라인들(DBL11~DBL1n, DBL21~ DBL2n) 중 하나가 연결되어 있고, 반대쪽에 전원전압(VCC/2)이 연결되어 있다.
도 2는 서브 어레이들을 포함하는 종래의 메모리 셀 어레이에서, 정상 서브 어레이(Non-edge sub array)가 활성화된 경우의 메모리 셀 어레이를 나타내는 도면이다. 메모리 셀 어레이(200)는 4 개의 메모리 뱅크로 구성된 반도체 메모리 장치에 포함된 하나의 메모리 뱅크일 수 있다.
도 2를 참조하면, 메모리 셀 어레이(200)는 서브 어레이들(210, 220, 230, 240, 250)을 포함하고 2 개의 블록들(BLOCK1, BLOCK2)로 구성되어 있다. 서브 어레이들(220, 240)은 정상 서브 어레이들이고, 서브 어레이들(210, 230, 250)은 에지 서브 어레이들이다. 정상 서브 어레이가 활성화되는 경우, 워드라인 활성화 신호(WLE)에 응답하여 서브 어레이들(220, 240)이 동시에 활성화된다.
도 3은 서브 어레이들을 포함하는 종래의 메모리 셀 어레이에서, 에지 서브 어레이(edge sub array)가 활성화된 경우의 메모리 셀 어레이를 나타내는 도면이다. 메모리 셀 어레이(300)는 4 개의 메모리 뱅크로 구성된 반도체 메모리 장치에 포함된 하나의 메모리 뱅크일 수 있다.
도 3을 참조하면, 메모리 셀 어레이(300)는 서브 어레이들(310, 320, 330, 340, 350)을 포함하고 2 개의 블록들(BLOCK1, BLOCK2)로 구성되어 있다. 서브 어레이들(320, 340)은 정상 서브 어레이들이고, 서브 어레이들(310, 330, 350)은 에지 서브 어레이들이다. 에지 서브 어레이가 활성화되는 경우, 워드라인 활성화 신호(WLE)에 응답하여 서브 어레이들(310, 330, 350)이 동시에 활성화된다.
상기와 같이, 메모리 셀 어레이를 구성하는 정상 서브 어레이들이 활성화될 때와 에지 서브 어레이들이 활성화 될 때 한번에 활성화 되는 서브 어레이의 수가 다르다.
따라서, 정상 서브 어레이와 에지 서브 어레이를 활성화시킬 때 서로 다른 크기의 전류 구동능력을 가지는 승압전압을 발생시키는 승압전압 발생회로가 요구된다.
본 발명의 목적은 정상 서브 어레이들을 활성화시킬 때와 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키는 승압전압 발생회로를 제공하는 것이다.
본 발명의 다른 목적은 정상 서브 어레이들을 활성화시킬 때와 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 정상 서브 어레이들을 활성화시킬 때와 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키는 승압전압 발생방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 승압전압 발생회로는 복수의 승압전압 발생기를 구비하고 정상 서브 어레이들을 활성화시킬 때와 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키고 상기 메모리 셀 어레이에 상기 승압전압을 제공한다.
본 발명의 하나의 실시형태에 따르면, 상기 승압전압은 데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가질 수 있다.
본 발명의 하나의 실시형태에 따르면, 상기 승압전압 발생회로는 제 1 승압전압 발생회로, 제 2 승압전압 발생회로, 및 제 3 승압전압 발생회로를 구비한다.
제 1 승압전압 발생회로는 상기 정상 서브 어레이들을 활성화시키기 위한 제 1 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공한다. 제 2 승압전압 발생회로는 상기 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가질 때 상기 정상 서브 어레이들 또는 상기 에지 서브 어레이들을 활성화시키기 위한 제 2 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공한다. 제 3 승압전압 발생회로는 상기 에지 서브 어레이들을 활성화시키기 위한 제 3 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 및 승압전압 발생회로를 구비한다.
메모리 셀 어레이는 복수의 정상 서브 어레이와 적어도 2 개의 에지 서브 어레이를 포함한다. 승압전압 발생회로는 상기 정상 서브 어레이들을 활성화시킬 때와 상기 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키고 상기 메모리 셀 어레이에 상기 승압전압을 제공한다.
본 발명의 하나의 실시형태에 따른 승압전압 발생방법은 정상 서브 어레이들을 활성화시킬 때와 상기 에지 서브 어레이들을 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키는 단계; 및 상기 정상 서브 어레이들과 상기 에비 서브 어레이들을 포함하는 메모리 셀 어레이에 상기 승압전압을 제공하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 4는 본 발명의 하나의 실시예에 따른 승압전압 발생회로를 구비한 반도체 메모리 장치를 나타내는 도면이다.
도 4를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100) 및 승압전압 발생회로(1200)를 구비한다. 메모리 셀 어레이(1100)는 서브 어레이들(1110, 1120, 1130)을 구비하고, 승압전압 발생회로(1200)는 승압전압 발생기들(1210, 1220, 1230)을 구비하고, 펄스 신호들(P11, P12)과 출력 제어신호들(NOR_EN, X16_EN, EDGE_EN)에 응답하여 승압전압(VPP) 및 승압전류(I_VPP)를 발생 시킨다. 서브 어레이(1120)는 정상 서브 어레이이고, 서브 어레이들(1110, 1130)은 에지 서브 어레이이다.
제 1 승압전압 발생기(1210)는 출력 제어신호(NOR_EN)에 응답하여 메모리 셀 어레이(1100)에 포함된 정상 서브 어레이들을 활성화시키기 위한 승압전압(VPP)을 발생시키고 메모리 셀 어레이(1100)에 제공한다. 제 2 승압전압 발생기(1220)는 반도체 메모리 장치(1000)가 X16의 입출력 데이터 구조를 가지는 경우 출력 제어신호(X16_EN)에 응답하여 메모리 셀 어레이(1100)에 포함된 정상 서브 어레이들 또는 에지 서브 어레이들을 활성화시키기 위한 제 2 승압전압을 발생시키고 메모리 셀 어레이(1100)에 제공한다. 제 3 승압전압 발생기(1230)는 출력 제어신호(EDGE_EN)에 응답하여 메모리 셀 어레이(1100)에 포함된 에지 서브 어레이들을 활성화시키기 위한 승압전압(VPP)을 발생시키고 메모리 셀 어레이(1100)에 제공한다.
이하, 도 4에 도시된 본 발명의 실시예에 따른 승압전압 발생회로를 구비한 반도체 메모리 장치(1000)의 동작을 설명한다.
메모리 셀 어레이(1100)는 서브 어레이들(1110, 1120, 1130)을 포함하며, 서브 어레이들(1110, 1120, 1130)은 정상 서브 어레이들과 에지 서브 어레이들로 구성되어 있다. 또한, 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 메모리 셀 어레이(1100)는 도 2 또는 도 3에 도시되어 있는 메모리 셀 어레이와 같이 2 개의 블록으로 구분될 수 있다. 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 메모리 셀 어레이(1100)는 1 개의 블록으로 구성될 수 있다.
승압전압 발생회로(1200)의 출력전압인 승압전압(VPP)은 승압전압 발생기들(1210, 1220, 1230) 각각의 출력전압(VPP)과 동일하지만, 구동전류(I_VPP)는 승압전압 발생기들(1210, 1220, 1230) 각각의 출력전류(IA_VPP, IB_VPP, IC_VPP)를 합한 전류를 가진다.
제 1 승압전압 발생기(1210)는 데이터 출력구조에 상관없이 정상 서브 어레이를 활성화시킬 때 승압전압(VPP) 및 승압전류(IA_VPP)를 출력한다. 제 2 승압전압 발생기(1220)는 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이들 또는 에지 서브 어레이들을 활성화시킬 때 승압전압(VPP) 및 승압전류(IB_VPP)를 출력한다. 제 3 승압전압 발생기(1230)는 데이터 출력구조에 상관없이 에지 서브 어레이를 활성화시킬 때 승압전압(VPP) 및 승압전류(IC_VPP)를 출력한다.
반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때 제 1 승압전압 발생기(1210)는 승압전압(VPP) 및 승압전류(IA_VPP)를 출력한다. 이 때, 제 2 승압전압 발생기(1220) 및 제 3 승압전압 발생기(1230)는 승압전압(VPP) 및 승압전류(IB_VPP 또는 IC_VPP)를 출력하지 않는다. 따라서, 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때 승압전압 발생회로(1200)의 출력전류(I_VPP)는 제 1 승압전압 발생기(1210)의 출력전류(IA_VPP)가 된다.
반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때 제 1 승압전압 발생기(1210)는 승압전압(VPP) 및 승압전류(IA_VPP)를 출력한다. 이 때, 제 2 승압전압 발생기(1220)는 승압전압(VPP) 및 승압전류(IB_VPP)를 출력하지 않고, 제 3 승압전압 발생기(1230)는 승압전압(VPP) 및 승압전류(IC_VPP)를 출력한다. 따라서, 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때 승압전압 발생회로(1200)의 출력전류(I_VPP)는 제 1 승압전압 발생기(1210)의 출력전류(IA_VPP)와 제 3 승압전압 발생기(1230)의 출력전류(IC_VPP)를 합한 전류가 된다.
반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때 제 1 승압전압 발생기(1210)는 승압전압(VPP) 및 승압전류(IA_VPP)를 출력한다. 이 때, 제 2 승압전압 발생기(1220)는 승압전압(VPP) 및 승압전류(IB_VPP)를 출력하고, 제 3 승압전압 발생기(1230)는 승압전압(VPP) 및 승압전류(IC_VPP)를 출력하지 않는다. 따라서, 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때 승압전압 발생회로(1200)의 출력전류(I_VPP)는 제 1 승압전압 발생기(1210)의 출력전류(IA_VPP)와 제 2 승압전압 발생기(1220)의 출력전류(IB_VPP)를 합한 전류가 된다.
반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때 제 1 승압전압 발생기(1210)는 승압전압(VPP) 및 승압전류(IA_VPP)를 출력한다. 이 때, 제 2 승압전압 발생기(1220)는 승압전압(VPP) 및 승압전류(IB_VPP)를 출력하고, 제 3 승압전압 발생기(1230)는 승압전압(VPP) 및 승압전류(IC_VPP)를 출력한다. 따라서, 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때 승압전압 발생회로(1200)의 출력전류(I_VPP)는 제 1 승압전압 발생기(1210)의 출력전류(IA_VPP), 제 2 승압전압 발생기(1220)의 출력전류(IB_VPP), 및 제 3 승압전압 발생기(1230)의 출력전류(IC_VPP)를 합한 전류가 된다.
따라서, 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때는 제 1 승압전압 발생기(1210)만이 승압전압(VPP)을 출력하며, 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때는 제 1 승압전압 발생기(1210)와 제 3 승압전압 발생기(1230)가 각각 승압전압(VPP)을 출력한다. 또한, 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때는 제 1 승압전압 발생기(1210)와 제 2 승압전압 발생기(1220)가 각각 승압전압(VPP)을 출력하며, 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때는 제 1 승압전압 발생기(1210), 제 2 승압전압 발생기(1220), 및 제 3 승압전압 발생기(1230)가 각각 승압전압(VPP)을 출력한다.
예를 들어, 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 메모리 셀 어레이를 구성하는 메모리 뱅크는 1 개의 블록으로 구성될 수 있으며, 복수의 정상 서브 어레이와 2 개의 에지 서브 어레이를 포함할 수 있다. X4 또는 X8의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때 한 번에 1 개의 서브 어레이가 활성화되고, X4 또는 X8의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때 한 번에 2 개의 서브 어레이가 활성화된다.
반도체 메모리 장치가 X16의 데이터 입출력 구조를 가지는 경우 메모리 셀 어레이를 구성하는 4 개의 메모리 뱅크 중 하나의 메모리 뱅크는 2 개의 블록으로 구성될 수 있으며, 복수의 정상 서브 어레이와 3 개의 에지 서브 어레이를 포함할 수 있다. X16의 데이터 입출력 구조를 가지는 경우 정상 서브 어레이를 활성화시킬 때 한 번에 2 개의 서브 어레이가 활성화되고, X16의 데이터 입출력 구조를 가지는 경우 에지 서브 어레이를 활성화시킬 때 한 번에 3 개의 서브 어레이가 활성화된다.
도 4에 도시된 본 발명에 따른 반도체 메모리 장치의 승압전압 발생회로(1200)는 정상 서브 어레이를 활성화시킬 때와 에지 서브 어레이를 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압(VPP)을 발생시켜 메모리 셀 어레이(1100)를 활성화시킨다. 또한, 승압전압 발생회로(1200)는 데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가지는 승압전압(VPP)을 발생시켜 메모리 셀 어레이(1100)를 활성화시킨다. 따라서, 도 4에 도시된 본 발명에 따른 반도체 메모리 장치(1000)의 승압전압 발생회로(1200)는 데이터 입출력 구조 및 서브 어레이의 종류에 따라 다른 전류 구동능력을 가지는 승압전압(VPP)을 발생시켜 메모리 셀 어레이(1100)에 제공한다. 따라서, 반도체 메모리 장치(1000)의 승압전압 발생회로(1200)는 적절한(optimum) 전류 구동능력을 가지는 승압전압(VPP)을 메모리 셀 어레이(1100)에 제공할 수 있다.
도 5는 도 4에 도시된 승압전압 발생회로에 포함되어 있는 제 1 승압전압 발생기(1210)의 하나의 실시예를 나타내는 도면이다.
도 5를 참조하면, 제 1 승압전압 발생기(1210)는 프리차지 회로들(1211, 1212), 커패시터들(MC1, MC2), 및 결합회로(1213)를 구비한다. 커패시터들(MC1, MC2)은 각각 MOS 커패시터로 구성될 수 있다. 프리차지 회로(1211)는 다이오드 연결된 NMOS 트랜지스터(MN1)를 포함하고, 프리차지 회로(1212)는 다이오드 연결된 NMOS 트랜지스터(MN2)를 포함할 수 있다.
프리차지 회로(1212)는 전원전압(VCC)을 사용하여 노드(N11)를 프리차지하고, 프리차지 회로(1211)는 전원전압(VCC)을 사용하여 노드(N12)를 프리차지한다. 커패시터(MC2)는 펄스 신호(P11)에 응답하여 승압 노드(N11)를 부스팅하고, 커패시터(MC1)는 펄스 신호(P12)에 응답하여 승압 노드(N12)를 부스팅한다. 결합회로(250)는 부스팅 활성화 신호(VPP_EN)에 응답하여 노드(N11)를 노드(N12)에 전기적으로 결합한다. 노드(N12)의 전압이 승압전압(VPP)이 된다.
또한, 제 1 승압전압 발생기(1210)는 출력 제어신호(NOR_EN)에 응답하여 노드(N12)의 신호를 외부에 출력하기 위한 전달회로(1214)를 더 구비할 수 있다. 전달회로(1214)는 NMOS 트랜지스터(MN3)와 커패시터(C1)를 포함할 수 있다.
이하, 도 5에 도시된 제 1 승압전압 발생기(1210)의 동작을 설명한다.
펄스 신호들(P11, P12) 및 출력 제어신호(NOR_EN)는 0V와 전원전압(VCC) 사이에서 스윙하는 전압 신호일 수 있다.
도 5의 제 1 승압전압 발생기(1210)는 더블 부스팅 구조를 가지는 승압전압 발생회로이다. 먼저, 노드(N11)가 프리차지 회로(1212)에 의해 VCC-Vth로 프리차지되고, 노드(N12)가 프리차지 회로(1211)에 의해 VCC-Vth로 프리차지된다. 여기서 Vth는 NOS 트랜지스터의 스레숄드 전압을 나타낸다.
다음에, 노드(N11)가 펄스 신호(P11)에 응답하여 커패시터(MC2)에 의해 승압된다. 승압 동작시 P11은 VCC의 전압 레벨을 가진다. 예를 들어, 전원전압(VCC)이 3.0V이고 Vth가 0.5V일 때, 노드(N11)의 전압은 약 5.5V (= 3.0V - 0.5V + 3.0V)가 되고, 노드(N12)의 전압은 약 2.5V (=3.0V - 0.5V)가 된다.
다음에, 결합회로(1213)에 의해 노드(N11)와 노드(N12)가 전기적으로 연결되어 두 노드 사이에 전하공유가 일어난다. 전하공유 과정이 끝나면, 노드(N11)와 노드(N12)의 전압은 각각 약 4.0V (=(5.5V + 2.5V)/2)가 된다.
또한, 노드(N12)는 펄스 신호(P12)에 응답하여 커패시터(MC1)에 의해 승압된다. 승압 동작시 P12는 VCC의 전압 레벨을 가진다. 예를 들어, 전원전압(VCC)이 3.0V이고 Vth가 0.5V일 때, 노드(N12)의 전압은 약 7.0V (= 4.0V + 3.0V)가 된다.
결합회로(1213)는 부스팅 활성화 신호(VPP_EN)에 응답하여 노드(N11)와 노드(N12)를 전기적으로 연결하기 위한 트랜지스터를 포함할 수 있다.
노드(N12)의 신호는 전달회로(260)를 통해 외부 회로블록에 전달된다.
도 5에서, 제 1 승압전압 발생기(1210)의 출력전압은 제 2 및 제 3 승압전압 발생기들(도 4의 1220, 1230)의 출력전압들과 구별하기 위해 VPP_A로 나타내었다.
도 6은 도 4에 도시된 승압전압 발생회로에 포함되어 있는 제 2 승압전압 발생기(1220)의 하나의 실시예를 나타내는 도면이다.
도 6을 참조하면, 제 2 승압전압 발생기(1220)는 프리차지 회로들(1221, 1222), 커패시터들(MC3, MC4), 및 결합회로(1223)를 구비한다. 커패시터들(MC3, MC4)은 각각 MOS 커패시터로 구성될 수 있다. 프리차지 회로(1221)는 다이오드 연결된 NMOS 트랜지스터(MN4)를 포함하고, 프리차지 회로(1222)는 다이오드 연결된 NMOS 트랜지스터(MN5)를 포함할 수 있다.
도 6에 도시된 제 2 승압전압 발생기(1220)는 도 5에 도시된 제 1 승압전압 발생기(1210)와 동일한 구성을 가지며 동작도 유사하다. 따라서, 도 6의 제 2 승압전압 발생기(1220)의 동작에 대한 자세한 설명은 생략한다.
도 6에서, 제 2 승압전압 발생기(1220)의 출력전압은 제 1 및 제 3 승압전압 발생기들(도 4의 1210, 1220)의 출력전압들과 구별하기 위해 VPP_B로 나타내었다.
도 7은 도 4에 도시된 승압전압 발생회로에 포함되어 있는 제 3 승압전압 발생기(1230)의 하나의 실시예를 나타내는 도면이다.
도 7을 참조하면, 제 3 승압전압 발생기(1230)는 프리차지 회로들(1231, 1232), 커패시터들(MC5, MC6), 및 결합회로(1233)를 구비한다. 커패시터들(MC5, MC6)은 각각 MOS 커패시터로 구성될 수 있다. 프리차지 회로(1231)는 다이오드 연결된 NMOS 트랜지스터(MN7)를 포함하고, 프리차지 회로(1232)는 다이오드 연결된 NMOS 트랜지스터(MN8)를 포함할 수 있다.
도 7에 도시된 제 3 승압전압 발생기(1230)는 도 5에 도시된 제 1 승압전압 발생기(1210)와 동일한 구성을 가지며 동작도 유사하다. 따라서, 도 7의 제 3 승압전압 발생기(1230)의 동작에 대한 자세한 설명은 생략한다.
도 7에서, 제 3 승압전압 발생기(1230)의 출력전압은 제 1 및 제 2 승압전압 발생기들(도 4의 1210, 1230)의 출력전압들과 구별하기 위해 VPP_C로 나타내었다.
도 8은 도 5 내지 도 7에 도시된 승압전압 발생기들에 대한 동작 타이밍도를 나타내는 도면이다.
도 8을 참조하면, 노드(N11)와 노드(N12)는 부스팅 활성화 신호(VPP_EN)에 응답하여 (3VCC-2Vth)/2의 전압으로 충전된다. 이후, 노드(N12)는 펄스 신호(P12)에 응답하여 VCC만큼 승압되고 5/2VCC-Vth의 전압을 가진다.
도 9는 도 4에 도시된 메모리 셀 어레이가 X4 또는 X8의 데이터 구조를 가지는 메모리 셀 어레이이고, 정상 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 9를 참조하면, 메모리 셀 어레이가 X4 또는 X8의 데이터 구조를 가지는 메모리 셀 어레이이고, 정상 서브 어레이가 활성화될 때는 출력 제어신호(NOR_EN)가 활성화되고, 출력 제어신호(X16_EN)와 출력 제어신호(EDGE_EN)는 디스에이블된다. 이 때, 승압전압 발생회로(도 4의 1200)의 출력전압, 즉 승압전압(VPP)은 5/2VCC-Vth의 값을 가지고, 승압전류(I_VPP)는 제 1 승압전압 발생기(도 4의 1210)의 출력전류(IA_VPP)의 값을 가진다.
도 10은 도 4에 도시된 메모리 셀 어레이가 X4 또는 X8의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지(edge) 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 10을 참조하면, 메모리 셀 어레이가 X4 또는 X8의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지 서브 어레이가 활성화될 때는 출력 제어신호(NOR_EN)와 출력 제어신호(EDGE_EN)가 활성화되고, 출력 제어신호(X16_EN)는 디스에이블된다. 이 때, 승압전압 발생회로(도 4의 1200)의 출력전압, 즉 승압전압(VPP)은 5/2VCC-Vth의 값을 가지고, 승압전류(I_VPP)는 제 1 승압전압 발생기(도 4의 1210)의 출력전류(IA_VPP)와 제 3 승압전압 발생기(도 4의 1230)의 출력전류(IC_VPP)를 합한 값을 가진다.
도 11은 도 4에 도시된 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 정상 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 11을 참조하면, 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 정상 서브 어레이가 활성화될 때는 출력 제어신호(NOR_EN)와 출력 제어신호(X16_EN)가 활성화되고, 출력 제어신호(EDGE_EN)가 디스에이블된다. 이 때, 승압전압 발생회로(도 4의 1200)의 출력전압, 즉 승압전압(VPP)은 5/2VCC-Vth의 값을 가지고, 승압전류(I_VPP)는 제 1 승압전압 발생기(도 4의 1210)의 출력전류(IA_VPP)와 제 2 승압전압 발생기(도 4의 1220)의 출력전류(IB_VPP)를 합한 값을 가진다.
도 12는 도 4에 도시된 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지(edge) 서브 어레이가 활성화되었을 때의 승압전압(VPP)과 승압전류(I_VPP)의 파형을 나타내는 도면이다.
도 12를 참조하면, 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지 서브 어레이가 활성화될 때는 출력 제어신호(NOR_EN), 출력 제어신호(X16_EN), 및 출력 제어신호(EDGE_EN)가 활성화된다. 이 때, 승압전압 발생회로(도 4의 1200)의 출력전압, 즉 승압전압(VPP)은 5/2VCC-Vth의 값을 가지고, 승압전류(I_VPP)는 제 1 승압전압 발생기(도 4의 1210)의 출력전류(IA_VPP), 제 2 승압전압 발생기(도 4의 1220)의 출력전류(IB_VPP), 및 제 3 승압전압 발생기(도 4의 1230)의 출력전류(IC_VPP)를 합한 값을 가진다.
도 9 내지 도 12를 참조하면, 한 번에 활성화시켜야 할 서브 어레이들이 많을수록 큰 구동전류를 가지는 승압전압이 필요하다. 예를 들면, 메모리 셀 어레이가 X16의 데이터 구조를 가지는 메모리 셀 어레이이고, 에지 서브 어레이가 활성화될 때는 뱅크당 한번에 활성화되는 서브 어레이가 3 개이므로 큰 전류 구동능력을 가지는 승압전압이 필요하다. 이 때는 도 4에 도시된 승압전압 발생회로(1200) 내에 있는 3 개의 승압전압 발생기(1210, 1220, 1230) 모두가 승압전압(VPP)을 출력한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 승압전압 발생회로는 정상 서브 어레이를 활성화시킬 때와 에지 서브 어레이를 활성화시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시켜 메모리 셀 어레이를 활성화시킨다. 또한, 승압전압 발생회로는 데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가지는 승압전압을 발생시켜 반도체 메모리 장치의 메모리 셀 어레이를 활성화시킨다. 따라서, 본 발명에 따른 반도체 메모리 장치는 데이터 입출력 구조 및 서브 어레이의 종류에 따라 다른 전류 구동능력을 가지는 승압전압을 발생시켜 메모리 셀 어레이에 제공하기 때문에, 적절한 전류 구동능력을 가지는 승압전압을 메모리 셀 어레이에 제공할 수 있고 노이즈를 줄일 수 있다.

Claims (29)

  1. 복수의 정상 서브 어레이와 적어도 하나의 에지 서브 어레이로 구성된 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    복수의 승압전압 발생기를 구비하고 상기 정상 서브 어레이들을 활성화시킬 때와 상기 에지 서브 어레이들을 활성화 시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키고 상기 메모리 셀 어레이에 상기 승압전압을 제공하는 것을 특징으로 하는 승압전압 발생회로.
  2. 제 1 항에 있어서, 상기 승압전압은
    데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가지는 것을 특징으로 하는 승압전압 발생회로.
  3. 제 2 항에 있어서, 상기 승압전압 발생회로는
    상기 정상 서브 어레이들을 활성화시키기 위한 제 1 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 제 1 승압전압 발생기;
    상기 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가질 때 상기 정상 서브 어레이들 또는 상기 에지 서브 어레이들을 활성화시키기 위한 제 2 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 제 2 승압전압 발생기; 및
    상기 에지 서브 어레이들을 활성화시키기 위한 제 3 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 제 3 승압전압 발생기를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  4. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압 발생기가 활성화되는 것을 특징으로 하는 승압전압 발생회로.
  5. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압 발생기와 상기 제 3 승압전압 발생기가 활성화되는 것을 특징으로 하는 승압전압 발생회로.
  6. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압 발생기와 상기 제 2 승압전압 발생기가 활성화되는 것을 특징으로 하는 승압전압 발생회로.
  7. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이를 활성화시킬 때는 상기 제 1 승압전압 발생기, 상기 제 2 승압전압 발생기, 및 상기 제 3 승압전압 발생기가 활성화되는 것을 특징으로 하는 승압전압 발생회로.
  8. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때 상기 승압전압 발생회로의 출력전류는 상기 제 1 승압전압 발생기의 출력전류인 것을 특징으로 하는 승압전압 발생회로.
  9. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이들을 활성화시킬 때 상기 승압전압 발생회로의 출력전류는 상기 제 1 승압전압 발생기의 출력전류와 상기 제 3 승압전압 발생기의 출력전류를 합한 값을 가지는 것을 특징으로 하는 승압전압 발생회로.
  10. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때 상기 승압전압 발생회로의 출력전류는 상기 제 1 승압전압 발생기의 출력전류와 상기 제 2 승압전압 발생기의 출력전류를 합한 값을 가지는 것을 특징으로 하는 승압전압 발생회로.
  11. 제 3 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이를 활성화시킬 때 상기 승압전압 발생회로의 출력전류는 상기 제 1 승압전압 발생기의 출력전류와 상기 제 2 승압전압 발생기의 출력전류와 상기 제 3 승압전압 발생기의 출력전류를 합한 값을 가지는 것을 특징으로 하는 승압전압 발생회로.
  12. 제 3 항에 있어서,
    상기 제 1 승압전압 발생기는 제 1 출력 제어신호에 응답하여 상기 제 1 승압전압을 상기 메모리 셀 어레이에 제공하고, 상기 제 2 승압전압 발생기는 제 2 출력 제어신호에 응답하여 상기 제 2 승압전압을 상기 메모리 셀 어레이에 제공하고, 상기 제 3 승압전압 발생기는 제 3 출력 제어신호에 응답하여 상기 제 3 승압전압을 상기 메모리 셀 어레이에 제공하는 것을 특징으로 하는 승압전압 발생회로.
  13. 제 12 항에 있어서, 상기 제 1 승압전압 발생기는
    제 1 전원전압을 사용하여 제 1 노드를 프리차지하는 제 1 프리차지 회로;
    제 2 전원전압을 사용하여 제 2 노드를 프리차지하는 제 2 프리차지 회로;
    제 1 펄스 신호에 응답하여 상기 제 1 노드를 부스팅하는 제 1 용량성 소자;
    제 2 펄스 신호에 응답하여 상기 제 2 노드를 부스팅하는 제 2 용량성 소자;
    부스팅 활성화 신호에 응답하여 상기 제 1 노드를 상기 제 2 노드에 전기적으로 연결하는 결합회로; 및
    상기 제 1 출력 제어신호에 응답하여 상기 제 2 노드의 전압을 출력하는 전달회로를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  14. 제 12 항에 있어서, 상기 제 2 승압전압 발생기는
    제 1 전원전압을 사용하여 제 1 노드를 프리차지하는 제 1 프리차지 회로;
    제 2 전원전압을 사용하여 제 2 노드를 프리차지하는 제 2 프리차지 회로;
    제 1 펄스 신호에 응답하여 상기 제 1 노드를 부스팅하는 제 1 용량성 소자;
    제 2 펄스 신호에 응답하여 상기 제 2 노드를 부스팅하는 제 2 용량성 소자;
    부스팅 활성화 신호에 응답하여 상기 제 1 노드를 상기 제 2 노드에 전기적으로 연결하는 결합회로; 및
    상기 제 2 출력 제어신호에 응답하여 상기 제 2 노드의 전압을 출력하는 전달회로를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  15. 제 12 항에 있어서, 상기 제 3 승압전압 발생기는
    제 1 전원전압을 사용하여 제 1 노드를 프리차지하는 제 1 프리차지 회로;
    제 2 전원전압을 사용하여 제 2 노드를 프리차지하는 제 2 프리차지 회로;
    제 1 펄스 신호에 응답하여 상기 제 1 노드를 부스팅하는 제 1 용량성 소자;
    제 2 펄스 신호에 응답하여 상기 제 2 노드를 부스팅하는 제 2 용량성 소자;
    부스팅 활성화 신호에 응답하여 상기 제 1 노드를 상기 제 2 노드에 전기적으로 연결하는 결합회로; 및
    상기 제 3 출력 제어신호에 응답하여 상기 제 2 노드의 전압을 출력하는 전달회로를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  16. 복수의 정상 서브 어레이와 복수의 에지 서브 어레이를 포함하는 메모리 셀 어레이; 및
    상기 정상 서브 어레이들을 활성화시킬 때와 상기 에지 서브 어레이들을 활성화 시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키고 상기 메모리 셀 어레이에 상기 승압전압을 제공하는 승압전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 승압전압은
    데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 승압전압 발생회로는
    상기 정상 서브 어레이들을 활성화시키기 위한 제 1 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 제 1 승압전압 발생기;
    상기 반도체 메모리 장치가 X16의 데이터 입출력 구조를 가질 때 상기 정상 서브 어레이들 또는 상기 에지 서브 어레이들을 활성화시키기 위한 제 2 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 제 2 승압전압 발생기; 및
    상기 에지 서브 어레이들을 활성화시키기 위한 제 3 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 제 3 승압전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압 발생기가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압 발생기와 상기 제 3 승압전압 발생기가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 18 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압 발생기와 상기 제 2 승압전압 발생기가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 18 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이를 활성화시킬 때는 상기 제 1 승압전압 발생기, 상기 제 2 승압전압 발생기, 및 상기 제 3 승압전압 발생기가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 정상 서브 어레이들을 활성화시킬 때와 상기 에지 서브 어레이들을 활성화 시킬 때 서로 다른 전류 구동능력을 가지는 승압전압을 발생시키는 단계; 및
    상기 정상 서브 어레이들과 상기 에비 서브 어레이들을 포함하는 메모리 셀 어레이에 상기 승압전압을 제공하는 단계를 포함하는 것을 특징으로 하는 승압전압 발생방법.
  24. 제 23 항에 있어서, 상기 승압전압은
    데이터 입출력 구조에 따라 서로 다른 전류 구동능력을 가지는 것을 특징으로 하는 승압전압 발생방법.
  25. 제 24 항에 있어서, 상기 승압전압 발생방법은
    상기 정상 서브 어레이들을 활성화시키기 위한 제 1 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 단계;
    반도체 메모리 장치가 X16의 데이터 입출력 구조를 가질 때 상기 정상 서브 어레이들 또는 상기 에지 서브 어레이들을 활성화시키기 위한 제 2 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 단계; 및
    상기 에지 서브 어레이들을 활성화시키기 위한 제 3 승압전압을 발생시키고 상기 메모리 셀 어레이에 제공하는 단계를 구비하는 것을 특징으로 하는 승압전압 발생방법.
  26. 제 25 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압이 활성화되는 것을 특징으로 하는 승압전압 발생방법.
  27. 제 25 항에 있어서,
    상기 반도체 메모리 장치가 X4 또는 X8의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압과 상기 제 3 승압전압이 활성화되는 것을 특징으로 하는 승압전압 발생방법.
  28. 제 25 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 정상 서브 어레이들을 활성화시킬 때는 상기 제 1 승압전압과 상기 제 2 승압전압이 활성화되는 것을 특징으로 하는 승압전압 발생방법.
  29. 제 25 항에 있어서,
    상기 반도체 메모리 장치가 상기 X16의 데이터 입출력 구조를 가지는 경우 상기 에지 서브 어레이를 활성화시킬 때는 상기 제 1 승압전압, 상기 제 2 승압전압, 및 상기 제 3 승압전압이 활성화되는 것을 특징으로 하는 승압전압 발생방법.
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