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KR100727307B1 - 위상 고정 루프 - Google Patents

위상 고정 루프 Download PDF

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KR100727307B1
KR100727307B1 KR1020060023431A KR20060023431A KR100727307B1 KR 100727307 B1 KR100727307 B1 KR 100727307B1 KR 1020060023431 A KR1020060023431 A KR 1020060023431A KR 20060023431 A KR20060023431 A KR 20060023431A KR 100727307 B1 KR100727307 B1 KR 100727307B1
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cost
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locked loop
modulation
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우영신
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엘지전자 주식회사
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Abstract

본 발명은 영상 처리 회로에 사용되는 위상 고정 루프(Phase Locked Loop)에 관한 것으로, 더욱 상세하게는 출력신호를 고정시키기 위한 코스트(Coast)신호 인가 후 정상적인 고정(Locking)상태로 복원시키기 위한 위상 고정 루프(PLL)에 관한 것이다.
본 발명에 따른 위상 고정 루프는 출력신호의 주파수를 기설정된 비율로 나누어 궤환(Feedback)신호를 출력하는 분주기, 코스트신호에 의하여 제어되며, 기준신호와 궤환신호의 위상 차이에 대응하여 업펄스신호 또는 다운펄스신호를 출력하는 위상주파수검출기, 업펄스신호 또는 다운펄스신호를 이용하여 보정된 출력신호를 출력하는 출력신호발생부 및 코스트신호를 변조하는 코스트신호변조부를 포함하는 것을 특징으로 이루어진다.
위상 고정 루프(Phase Locked Loop), 위상 주파수 검출기(Phase Frequency Detector), 분주기(Divider), 전압제어발진기(Voltage Controlled Oscillator).

Description

위상 고정 루프{PHASE LOCKED LOOP}
도 1은 종래의 영상장치의 영상처리회로에 사용되는 입력신호를 나타낸 그래프이다.
도 2는 종래의 영상처리회로에 사용되는 위상 고정 루프(Phase Locked Loop; PLL)이다.
도 3은 종래의 위상주파수검출기(Phase Frequency Detector; PFD)의 동작을 설명하기 위한 그래프이다.
도 4는 본 발명의 제1 실시예에 따른 위상 고정 루프(PLL)이다.
도 5는 본 발명의 제1 실시예에 따른 위상 고정 루프(PLL)의 코스트신호변조부를 설명하기 위한 블록도이다.
도 6은 본 발명의 제1 실시예에 따른 위상 고정 루프(PLL)에서 처리되는 신호를 설명하기 위한 그래프이다.
본 발명은 영상 처리 회로에 사용되는 위상 고정 루프(Phase Locked Loop)에 관한 것으로, 더욱 상세하게는 출력 신호의 주파수와 위상을 고정시키기 위한 코스트(Coast)신호인가 후 정상적인 고정(Locking)상태로 빠르게 복원시키기 위한 위상 고정 루프(PLL)에 관한 것이다.
도 1은 종래의 영상장치의 영상처리회로에 사용되는 신호를 나타낸 그래프이다.
도시된 바와 같이, 종래의 영상장치의 영상처리회로에 사용되는 신호를 나타낸 그래프는 수평동기신호(Hsync), 수직동기신호(Vsync) 및 기준신호(FREF)를 포함한다.
수평동기신호(Hsync)는 영상장치에서 한 화면의 한 라인이 바뀔 때마다 일정한 간격의 주파수로 발진하는 신호이다.
수직동기신호(Vsync)는 영상장치에서 한 화면이 바뀔 때마다 발진하는 신호이다.
기준신호(FREF)는 수평동기신호(Hsync)와 수직동기신호(Vsync)를 한 신호라인에 인가하기 위해서 두 신호를 합친 신호이다.
여기서, 상술한 기준신호를 이용하여 영상 처리 회로에 사용되는 위상 고정 루프(PLL)에 관한 설명은 도 2에서 한다.
도 2는 종래의 영상처리회로에 사용되는 위상 고정 루프(PLL)이다.
여기서, 도 2는 도 1의 명칭을 참조하여 설명한다.
도시된 바와 같이, 종래의 영상처리회로에 사용되는 위상 고정 루프(PLL; 100)는 위상주파수검출기(Phase Frequency Detector; 110), 출력신호발생부(120) 및 분주기(Divider; 130)을 포함한다.
여기서, 출력신호발생부(120)는 차지펌프(Charge Pump; 121), 저역통과필터(Low Pass Filter; 122) 및 전압제어발진기(Voltage Controlled Oscillator; 123)를 포함한다.
위상주파수검출기(110)는 기준신호(FREF)와 궤환신호(FFB)를 입력으로 받는다.
여기서, 궤환신호(FFB)는 전압제어발진기(123)의 출력신호(FOUT)가 분주기(130)에 의하여 기설정된 값으로 주파수가 나누어진 신호이다.
위상 고정 루프(100)는 수직동기신호(Vsync)가 발생할 때마다 잡음(Noise)를 발생시키고, 이러한 잡음의 발생으로 위상 고정 루프(100)는 오동작이 발생된다.
따라서, 위상주파수검출기(110)에는 수직동기신호(Vsync)가 발생하는 동안에 위상주파수검출기(110)의 출력을 수직동기신호 입력 전과 동일한 주파수와 위상으로 고정시키는 코스트(Coast)신호가 인가된다.
위상주파수검출기(110)는 기준신호(FREF)와 궤환신호(FFB)간의 위상(Phase)과 주파수(Frequency)의 차이를 검출한다.
위상 고정 루프(100)는 위상주파수검출기(110)에서 검출된 신호를 이용하여 위상주파수검출기(110)의 두 입력신호의 위상과 주파수를 일치시키게 한다.
그러나, 종래의 위상 고정 루프(100)는 수직동기신호(Vsync)를 포함하는 기준신호(FREF)가 위상주파수검출기(110)에 인가되는 동안에 코스트신호가 발생된 이 후 위상과 주파수가 정상적인 고정(Locking)상태로 복원하는데 시간이 많이 소요되는 단점이 있다.
또한, 종래의 위상 고정 루프(100)는 정상적인 고정상태로 복원하는 동안 출력 주파수에 잡음이 발생되어 오동작을 발생하는 문제점이 있다.
도 3은 종래의 위상주파수검출기(Phase Frequency Detector; PFD)의 동작을 설명하기 위한 그래프이다.
여기서, 도 3은 도 1 및 도 2의 구조와 명칭을 참조하여 설명한다.
도시된 바와 같이, 기준신호(FREF)는 주기 구간과 비주기 구간을 포함한다.
여기서, 주기 구간은 수평동기신호(Hsync)만 존재하는 구간이다.
여기서, 비주기 구간은 수평동기신호(Hsync)와 수직동기신호(Vsync)가 합성되어 존재하는 구간이다.
위상주파수검출기(110)는 기준신호(FREF)의 상승에지(a)를 기준으로 궤환신호(FFB)의 상승에지(b)가 늦은 경우에는 업펄스신호(FUP)가 발생한다.
전압제어발진기(123)는 상술한 업펄스신호(FUP)의 폭(210)을 이용하여 출력주파수(FOUT)를 증가한다.
위상주파수검출기(110)는 궤환신호(FFB)의 상승에지(b)가 기준신호(FREF)의 상승에지(a)쪽으로 당겨지게 되어 궤환신호(FFB)의 상승에지(b)는 기준신호(FREF)의 상승에지(a)에 동기화 되어 위상고정(Phase Lock)이 된다.
여기서, 위상주파수검출기(110)에서 위상고정(Phase Lock)이 이루어진 이후에, 하이레벨(High Level; 1)의 코스트신호(FPD)가 입력되면 업펄스신호(FUP) 및 다운펄스신호(FDN)가 발생하지 않는다.
따라서, 위상 고정 루프(100)의 출력은 전압제어발진기(123)의 입력전압에 변화가 없게 되어 코스트 신호 입력 전의 주파수와 위상을 그대로 유지하게 된다.
이러한 구조에 의하여, 위상주파수검출기(110)는 궤환신호(FFB)의 상승에지(f)와 그 다음에 발생하는 기준신호의 상승에지(g) 사이에 코스트신호(FPD)가 하이레벨에서 로우레벨(Low Level; 0)(d)로 되면 비정상적인 다운펄스신호(FDN)가 발생하지 않는다.
그러나, 위상주파수검출기(110)는 코스트신호(FPD)가 하이레벨에서 기준신호(FREF)의 상승에지(e)와 궤환신호(FFB)의 상승에지(f) 사이에 로우레벨(d)이 되면, 기준신호(FREF)의 상승에지(e) 대신 궤환신호(FFB)의 상승에지(f)를 인식하여 일정시간(220) 후에 다운펄스신호(230)를 발생한다.
즉, 위상 고정 루프(PLL)는 궤환신호(FFB)의 상승에지(f)가 기준신호(FREF)의 상승에지(g)로 지연(240)되어 위상고정을 다시 시작하게 된다.
따라서, 위상 고정 루프(PLL)는 업펄스신호(FUP)와 다운펄스신호(FDN)가 발생하지 않을 때까지 잡음(Noise)를 발생한다.
여기서, 상술한 잡음을 제거하기 위해 저역통과필터(122)를 증가시키면 회로의 크기가 증가한다.
상술한 문제점을 해결하기 위해, 본 발명은 코스트(Coast)신호 인가 후 위상(Phase)과 주파수(Frequency)를 고정시키는 정상상태로 복원될 때, 적절히 지연(Delay)된 코스트신호를 발생시킴으로써 위상과 주파수를 빠르게 고정(Locked)하고 잡음(Noise)를 효과적으로 제거하는 위상 고정 루프(PLL)를 제공하는데 그 목적이 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 위상 고정 루프(Phase Locked Loop; PLL)는 출력신호의 주파수를 기설정된 비율로 나누어 궤환(Feedback)신호를 출력하는 분주기; 코스트(Coast)신호에 의하여 제어되며, 기준신호와 상기 궤환신호의 주파수차와 위상차에 따라 업펄스신호 또는 다운펄스신호를 출력하는 위상주파수검출기; 상기 업펄스신호 또는 다운펄스신호에 따라 주파수와 위상이 보상된 출력신호를 출력하는 출력신호발생부; 및 상기 코스트신호를 변조하는 코스트신호변조부;를 포함하는 것을 특징으로 한다.
여기서, 상술한 코스트신호변조부는 상기 기준신호의 위상을 반전시켜 반전기준신호를 출력하는 인버터; 상기 기준신호, 상기 반전기준신호 및 상기 궤환신호 에 대응하여 코스트기준클록신호를 출력하는 코스트기준클록발생기; 및 상기 코스트기준클록신호에 대응하여 상기 코스트신호를 변조시킨 변조코스트신호를 출력하는 변조코스트신호발생기;를 포함하는 것이 바람직하다.
여기서, 상술한 변조코스트신호는 상기 코스트기준클록신호의 상승에지(Rising Edge)에 변조되는 것이 바람직하다.
여기서, 상술한 변조는 상기 코스트신호를 임의 시간만큼 지연(Delay)시키는 것이 바람직하다.
여기서, 상술한 코스트기준클록발생기는 상기 궤환신호에 따라 상기 기준신호 또는 상기 반전기준신호를 출력하는 것이 바람직하다.
여기서, 상술한 코스트기준클록발생기는 다중화기(Multiplexer)인 것이 바람직하다.
여기서, 상술한 변조코스트신호발생기는 D-플립플롭(D-FlipFlop)인 것이 바람직하다.
여기서, 상술한 출력신호발생부는 상기 업펄스신호 또는 다운펄스신호에 대응하여 전하를 충전 또는 방전하는 차지펌프; 상기 차지펌프의 출력신호에 대응하여 주파수와 위상이 보상된 출력신호를 발진하는 전압제어발진기; 및 상기 차지펌프의 출력신호의 고주파 성분을 제거하는 저역통과필터;를 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
도 4는 본 발명의 제1 실시예에 따른 위상 고정 루프(Phase Locked Loop; PLL)이다.
도시된 바와 같이, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)는 위상주파수검출기(310), 출력신호발생부(320), 분주기(330) 및 코스트신호변조기(340)를 포함한다.
여기서, 출력신호발생부(320)는 차지펌프(321), 저역통과필터(322) 및 전압제어발진기(323)를 포함한다.
여기서, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)의 연결은 다음과 같다.
위상주파수검출기(310)의 입력단은 제1 노드(①)에 연결된다.
위상주파수검출기(310)의 궤환입력단은 제2 노드(②)에 연결된다.
위상주파수검출기(310)의 제어입력단은 코스트신호변조기(340)의 출력단에 연결된다.
위상주파수검출기(310)의 업펄스출력단은 차지펌프(321)의 일단에 연결된다.
위상주파수검출기(310)의 다운펄스출력단은 차지펌프(321)의 타단에 연결된다.
차지펌프(321)의 출력단은 저역통과필터(322)의 입력단에 연결된다.
저역통과필터(322)의 출력단은 전압제어발진기(323)의 입력단에 연결된다.
전압제어발진기(323)의 출력단은 제3 노드(③)에 연결된다.
분주기(330)의 입력단은 제3 노드(③)에 연결된다.
분주기(330)의 출력단은 제2 노드(②)에 연결된다.
코스트신호변조기(340)의 입력단은 제1 노드(①)에 연결된다.
코스트신호변조기(340)의 궤환입력단은 제2 노드(②)에 연결된다.
코스트신호변조기(340)의 제어입력단은 코스트신호(FPD)가 인가된다.
코스트신호변조기(340)의 출력단은 위상주파수검출기(310)의 제어입력단에 연결된다.
여기서, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)의 동작 설명은 다음과 같다.
위상주파수검출기(310)는 기준신호(FREF)와 궤환신호(FFB)를 이용하여 위상과 주파수의 차이를 검출하여 업펄스신호(FUP) 또는 다운펄스신호(FDN)를 출력한다.
즉, 위상주파수검출기(310)는 궤환신호(FFB)보다 기준신호(FREF)의 위상이 앞서면 업펄스신호(FUP)를 출력하고, 기준신호(FREF)보다 궤환신호(FFB)의 위상이 앞서면 다운펄스신호(FDN)를 출력한다.
차지펌프(321)는 위상주파수검출기(310)의 업펄스신호(FUP) 또는 다운펄스신호(FDN)를 이용하여 소정 크기의 전압을 발생한다.
즉, 차지펌프(321)는 업펄스신호(FUP)를 수신하면 저역통과필터(332)를 충전 (Charge)하고, 다운펄스신호(FDN)를 수신하면 저역통과필터(332)를 방전(Discharge)하여 차지펌프(321)의 출력전압을 증가 또는 감소시킨다.
저역통과필터(322)는 차지펌프(321)의 출력전압에 포함되어 있는 잡음(Noise) 및 고주파 성분을 제거한다.
전압제어발진기(323)는 저역통과필터(322)의 출력전압을 이용하여 위상과 주파수가 보상된 출력신호(FOUT)를 출력한다.
분주기(330)는 출력신호(FOUT)를 기설정된 비율로 그 주파수를 변화시켜 위상주파수검출부(310)와 코스트신호변조기(340)에 각각 인가한다.
코스트신호변조부(340)는 기준신호(FREF) 및 궤환신호(FFB)를 입력으로 받아 코스트신호(FPD)를 변조코스트신호(FPDM)로 변조시켜 위상주파수검출기(310)의 제어단에 변조코스트신호(FPDM)를 인가한다.
즉, 변조코스트신호(FPDM)는 위상주파수검출기(310)의 제어단에 인가되어 위상주파수검출기(310)의 출력을 제어한다.
이러한 구조에 의하여, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)에서 위상주파수검출기(310)는 변조코스트신호(FPDM)에 따라 업펄스신호(FUP) 또는 다운펄스신호(FDN)가 차단되어 출력 특성이 개선된다.
여기서, 상술한 특성을 살펴보기 위해 코스트신호변조부(340)는 도 5를 통하 여 더욱 상세히 설명한다.
도 5는 본 발명의 제1 실시예에 따른 위상 고정 루프(PLL)의 코스트신호변조부를 설명하기 위한 블록도이다.
여기서, 도 5는 도 4의 구조와 명칭을 참조하여 설명한다.
도시된 바와 같이, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)의 코스트신호변조부(340)는 인버터(341), 코스트기준클록발생기(342) 및 변조코스트신호발생기(343)를 포함한다.
여기서, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)의 코스트신호변조부(340)의 연결관계는 다음과 같다.
제1 노드(①)에는 기준신호(FREF)가 인가된다.
인버터(341)의 입력단은 제1 노드(①)에 연결된다.
인버터(341)의 출력단은 코스트기준클록발생기(342)의 제1 입력단에 연결된다.
코스트기준클록발생기(342)의 제1 입력단은 인버터(341)의 출력단에 연결된다.
코스트기준클록발생기(342)의 제2 입력단은 제1 노드(①)에 연결된다.
코스트기준클록발생기(342)의 제어단에는 궤환신호(FFB)가 인가된다.
코스트기준클록발생기(342)의 출력단은 변조코스트신호발생기(343)의 기준신 호입력단에 연결된다.
변조코스트신호발생기(343)의 입력단에는 코스트신호(FPD)가 인가된다.
변조코스트신호발생기(343)의 출력단을 통하여 변조코스트신호(FPDM)가 출력된다.
여기서, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)의 코스트신호변조부(340)의 동작설명은 다음과 같다.
인버터(341)는 기준신호(FREF)를 입력으로 받아 위상을 반전시켜 반전기준신호(FREFB)로 변환하여 출력한다.
코스트기준클록발생기(342)는 궤환신호(FFB)에 따라 기준신호(FREF) 또는 반전기준신호(FREFB)를 선택하여 코스트기준클록신호(FMCLK)을 출력한다.
여기서, 코스트기준클록발생기(342)는 다중화기(Multiplexer)가 가장 적합하다.
즉, 코스트기준클록발생기(342)는 궤환신호(FFB)가 하이레벨인 경우에는 기준신호(FREF)를 코스트기준클록신호(FMCLK)로 출력하고, 궤환신호(FFB)가 로우레벨인 경우에는 반전기준신호(FREFB)를 코스트기준클록신호(FMCLK)로 출력한다.
변조코스트신호발생기(343)는 코스트기준클록신호(FMCLK) 및 코스트신호(FPD)를 입력으로 받아 코스트신호(FPD)보다 지연(Delay)된 변조코스트신호(FPDM)를 출력 한다.
즉, 변조코스트신호발생기(343)는 코스트기준클록신호(FMCLK)의 상승에지에 따라 코스트신호(FPD)를 지연시켜 변조코스트신호(FPDM)를 출력한다.
여기서, 변조코스트신호발생기(343)는 D-플립플롭(D-FlipFlop)이 가장 적합하다.
이러한 구조에 의하여, 본 발명의 제1 실시예에 따른 위상 고정 루프(300)는 변조코스트신호(FPDM)에 의하여 출력신호를 일정한 시간 동안 주파수와 위상을 이전 상태로 고정시키는 코스트신호(FPD)가 발생한 후에 위상과 주파수가 다시 고정되는 정상상태로 복원되는 시간을 단축하며, 출력신호(FOUT)에 잡음이 발생하지 않는다.
여기서, 상술한 다수의 신호에 관하여서는 도 6에서 상세히 설명한다.
도 6은 본 발명의 제1 실시예에 따른 위상 고정 루프(PLL)에서 처리되는 신호를 설명하기 위한 그래프이다.
여기서, 도 6은 도 4 및 도 5의 구조와 명칭을 참조하여 설명한다.
도시된 바와 같이, 본 발명의 제1 실시예에 따른 위상 고정 루프(PLL)에서 처리되는 신호를 설명하기 위한 그래프는 기준신호(FREF), 반전기준신호(FREFB), 궤환신호(FFB), 코스트신호(FPD), 코스트기준클록신호(FMCLK), 변조코스트신호(FPDM), 업펄스신호(FUP) 및 다운펄스신호(FDN)를 포함한다.
궤환신호(FFB)가 기준신호(FREF)보다 위상이 느린 상태로 위상 고정이 진행되는 경우에 대해서 설명하면 다음과 같다.
코스트기준클록신호(FMCLK)는 궤환신호(FFB)의 상승에지(a)에 따라 기준신호(FREF) 또는 하강에지(b)에 따라 반전기준신호(FREFB)를 출력한다.
즉, 코스트기준클록신호(FMCLK)는 궤환신호(FFB)가 상승에지(a)가 되어 하이레벨인 경우(410)에 해당되는 기준신호(FREF)의 구간(411)의 파형이 코스트기준클록신호(FMCLK)의 구간(412)의 신호가 된다.
또한, 코스트기준클록신호(FMCLK)는 궤환신호(FFB)가 하강에지(b)가 되어 로우레벨인 경우(420)에 해당되는 반전기준신호(FREFB)의 구간(421)의 파형이 코스트기준클록신호(FMCLK)의 구간(422)의 신호가 된다.
변조코스트신호발생기(343)는 코스트신호(FPD)를 입력으로 받아 코스트기준클록신호(FMCLK)에 반응하여 변조코스트신호(FPDM)를 출력한다.
여기서, 변조코스트신호발생기(343)는 특징에 따라 코스트신호(FPD)를 코스트기준클록신호(FMCLK)에 따라 지연시킨다.
즉, 변조코스트신호발생기(343)는 코스트신호(FPD)가 상승에지(c)가 되어 하이레벨이 되면 코스트기준클록신호(FMCLK)의 상승에지(d)의 기간(431)동안 지연된 변 조코스트신호(FPDM)를 출력한다.
또한, 변조코스트신호발생기(343)는 코스트신호(FPD)가 하강에지(e)가 되어 로우레벨이 되면 코스트기준클록신호(FMCLK)의 상승에지(f)의 기간(432)동안 지연된 변조코스트신호(FPDM)를 출력한다.
코스트신호변조기(340)는 코스트신호(FPD)가 기준신호(FREF)의 상승에지(g)와 궤환신호(FFB)의 상승에지(f) 사이에 하강에지(e)가 되어 로우레벨이 되면 코스트기준클록신호(FMCLK)의 상승에지(f)의 기간(432)동안 지연된 변조코스트신호(FPDM)를 위상주파수검출기(310)의 제어입력단으로 인가한다.
따라서, 위상주파수검출기(310)는 기준신호(FREF)의 상승에지(g)와 궤환신호(FFB)의 상승에지(f)를 어느 한쪽만 인식하지 못하는 경우 없이 항상 동시에 인식하지 못한다.
결국, 위상주파수검출기(310)는 코스트신호(FPD)가 비주기 구간 이후 어느 순간에 하이레벨에서 로우레벨이 되더라도 코스트신호(FPD)가 지연된 변조코스트신호(FPDM)를 입력으로 받아 기준신호(FREF)의 상승에지(g)와 궤환신호(FFB)의 상승에지(f)를 동시에 무시하게 되어 불필요한 다운펄스신호(FDN) 및 업펄스신호(FUP)가 발생하지 않는다.
따라서, 위상 고정 루프(300)는 변조코스트신호(FPDM)가 로우레벨이 된 이후 위상과 주파수가 고정되는 정상상태로 복원될 때, 위상 고정 루프(300)는 위상과 주파수가 빠르게 고정됨으로써 기준신호(FREF)에서 발생되는 노이즈에 의한 오동작을 방지하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이, 본 발명은 코스트(Coast)신호를 지연(Delay) 시킴으로써 위상주파수검출기의 동작을 중지하는 코스트신호 발생 이후 정상상태로 복원될 때 위상과 주파수가 빠르게 고정(Locked)되어 잡음(Noise)을 제거함으로써 오동작을 방지하는 효과가 있다.
또한, 본 발명은 잡음발생을 억제하기 위해 필터를 추가할 필요가 없게 됨으로써 전반적인 회로의 사이즈가 작아지는 효과가 있다.

Claims (8)

  1. 출력신호의 주파수를 기설정된 비율로 나누어 궤환(Feedback)신호를 출력하는 분주기;
    코스트(Coast)신호에 의하여 제어되며, 기준신호와 상기 궤환신호의 차이에 대응하여 업펄스신호 또는 다운펄스신호를 출력하는 위상주파수검출기;
    상기 업펄스신호 또는 다운펄스신호에 대응하여 상기 출력신호를 출력하는 출력신호발생부; 및
    상기 코스트신호를 변조하는 코스트신호변조부;
    를 포함하는, 위상 고정 루프.
  2. 제1 항에 있어서,
    상기 코스트신호변조부는,
    상기 기준신호의 위상을 반전시켜 반전기준신호를 출력하는 인버터;
    상기 기준신호, 상기 반전기준신호 및 상기 궤환신호에 대응하여 코스트기준클록신호를 출력하는 코스트기준클록발생기; 및
    상기 코스트기준클록신호에 대응하여 상기 코스트신호를 변조시킨 변조코스트신호를 출력하는 변조코스트신호발생기;
    를 포함하는, 위상 고정 루프.
  3. 제2 항에 있어서,
    상기 변조코스트신호는 상기 코스트기준클록신호의 상승에지(Rising Edge)에 변조되는, 위상 고정 루프.
  4. 제3 항에 있어서,
    상기 변조는 상기 코스트신호를 임의 시간만큼 지연(Delay)시키는, 위상 고정 루프.
  5. 제2 항에 있어서,
    상기 코스트기준클록발생기는 상기 궤환신호에 대응하여 상기 기준신호 또는 상기 반전기준신호를 출력하는, 위상 고정 루프.
  6. 제2 항에 있어서,
    상기 코스트기준클록발생기는 다중화기(Multiplexer)인, 위상 고정 루프.
  7. 제2 항에 있어서,
    상기 변조코스트신호발생기는 D-플립플롭(D-FlipFlop)인, 위상 고정 루프.
  8. 제1 항에 있어서,
    상기 출력신호발생부는,
    상기 업펄스신호 또는 다운펄스신호에 대응하여 전하를 충전 또는 방전하는 차지펌프;
    상기 차지펌프의 출력신호에 대응하여 주파수를 발진하는 전압제어발진기; 및
    상기 차지펌프의 출력신호의 고주파 성분을 제거하는 저역통과필터;
    를 포함하는, 위상 고정 루프.
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