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KR100720481B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100720481B1
KR100720481B1 KR1020050114311A KR20050114311A KR100720481B1 KR 100720481 B1 KR100720481 B1 KR 100720481B1 KR 1020050114311 A KR1020050114311 A KR 1020050114311A KR 20050114311 A KR20050114311 A KR 20050114311A KR 100720481 B1 KR100720481 B1 KR 100720481B1
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Abstract

본 발명은 하부 반사 방지막의 식각 공정 진행시 발생하는 반응 부산물을 감광막의 측벽에 증착시켜 이를 하부 폴리 실리콘 층의 식각시 마스크로 이용하는 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 제조 방법은, 반도체 기판 상에 폴리 실리콘을 증착함으로써 폴리 실리콘 층을 형성하는 단계, 상기 폴리 실리콘 층 상에 하부 반사 방지막을 형성하는 단계, 상기 하부 반사 방지막 상의 소정 부위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 상기 하부 반사 방지막을 식각함으로써, 상기 식각에 의한 반응 부산물로 이루어진 스페이서를 상기 감광막 패턴의 측벽에 형성하는 단계, 및 상기 감광막 패턴 및 상기 스페이서를 마스크로 이용하여 상기 폴리 실리콘 층을 식각하여 게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
하부 반사 방지막(BARC : Bottom Anti Reflection Coating), 반응 부산물(By-product), 임계 치수(CD : Critical Dimension)

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
도 1a 내지 도 1g는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3a 내지 도 3c는 도 2a 내지 도 2c의 각 공정에서의 SEM 평면도
도 4a 및 도 4b는 도 2b 및 도 2c의 공정에서의 SEM 단면도
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101 : 게이트 절연막
102 : 폴리 실리콘층 102a : 배선
103 : 하부 반사 방지막 103a : 하부 반사 방지막 패턴
103b : 스페이서 104 : 감광막 패턴
본 발명은 반도체 소자에 관한 것으로 특히, 하부 반사 방지막의 식각 공정 진행시 발생하는 반응 부산물을 감광막의 측벽에 증착시켜 이를 폴리 실리콘 층의 선택적 식각 공정시 마스크로 이용하는 반도체 소자의 제조 방법에 관한 것이다.
회로 소자(logic device)에서 특히 플래쉬(flash) 제품의 경우, 소자의 집적도가 증가할수록 소자(transistor)의 임계치수(CD : Critical Dimension)는 더욱 더 감소한다. 따라서, 130nm 이하의 플로팅 게이트 패턴(floating gate pattern)을 형성하는 경우, 게이트 패턴(gate pattern)의 임계 치수(CD)뿐만 아니라 인접한 게이트 라인들 사이의 스페이스(space)의 임계치수 또한 100nm 이하로 작아지게 된다.
이 경우, 248nm의 KrF 광원의 감광막(PR: Photo Resist)을 사용하여 DOF(Depth of Focus) 마진을 확보하기 위해서는 감광막의 두께를 낮추어야 하는데, 이 경우 식각 공정시 요구되는 최소한의 감광막 두께를 유지해야 하는 트레이드 오프(trade-off) 문제가 발생한다. 만일 충분한 DOF 마진이 없는 경우에는, 패턴 변형(deforming), 무너짐(collapse) 등의 패턴 불량을 야기하게 된다.
이를 해결하기 위한 방법으로 폴리 실리콘 트랜지스터를 형성하기 위해서 KrF 광원 대신에 193nm ArF 광원을 사용할 수 있는 감광막 물질로 변경하는 방법이 있으나, 이 경우에도 인접한 게이트 패턴간의 스페이스 임계치수가 100nm이하로 형성하기는 어려운 상황이며, 또한, 장비 및 감광막에 대한 많은 투자와 시간이 소모되고 있는 상황이다.
이하에서는, KrF 광원을 이용하여 미세 패턴의 반도체 소자의 제조 방법에 대해 설명한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 1a와 같이, 기판(10) 상에, 게이트 절연막(11), 폴리 실리콘층(12), 제 1 절연막(13) 및 하부 반사 방지막(BARC : Bottom Anti-Reflection Coating)(14)을 전면 증착한다. 여기서, 상기 하부 반사 방지막(14)은 이후 노광 공정에서, 감광막을 통과한 광이 웨이퍼에서 입사가 이루어져 다시 들어오는 광원과 간섭을 일으켜 감광막의 노광 및 현상 후 패턴 프로파일(profile)이 나빠지는 스탠딩 웨이브(standing wave) 현상을 방지하기 위해서 이용된다.
이어, 상기 하부 반사 방지막(14)을 포함한 기판(10) 전면에, 감광막을 도포하고, 이를 선택적으로 노광 및 현상하여 감광막 패턴(15)을 형성한다.
도 1b와 같이, 상기 감광막 패턴(15)을 마스크로 하여 상기 하부 반사 방지막(14)을 선택적으로 제거하여, 하부 반사 방지막 패턴(14a)을 형성한다.
도 1c와 같이, 상기 감광막 패턴(15)을 마스크로 하여, 하부의 제 1 절연막(13)을 식각하여 제 1 절연막 패턴(13a)을 형성한다.
도 1d와 같이, 상기 절연막 패턴(13a)을 포함한 폴리 실리콘층(12) 전면에 제 2 절연막(16)을 형성한다.
도 1e와 같이, 상기 제 2 절연막(16)을 에치백(etch-back)하여, 상기 제 1 절연막 패턴(13a)의 측벽에 측벽 스페이서(16a)를 형성한다. 이러한 에치백 공정은 이방성 식각 과정을 통해 평면 상에서 동일 두께로 식각하는 공정을 의미하며, 도 1e에서는, 평탄한 면에 해당하는 상기 폴리 실리콘층(12) 상부와, 상기 제 1 절연 막 패턴(13a) 상부에서는 제 2 절연막(16)이 완전히 제거될 정도로 식각되고, 상기 제 1 절연막 패턴(13a)의 측벽에서는 상부측에서는 약간의 식각이 일어나, 도 1e와 같이, 식각 후에도 일부 제 2 절연막이 남아있게 된다.
도 1f와 같이, 상기 제 1 절연막 패턴(13a) 및 양측의 측벽 스페이서(16a)를 마스크로 이용하여, 상기 폴리 실리콘층(12)을 식각하여 폴리 실리콘 패턴(12a)을 형성한다.
도 1g와 같이, 상기 폴리 실리콘 패턴(12a) 상부에 남아있는 절연막인 제 1 절연막 패턴(13a) 및 측벽 스페이서(16a)를 제거한다.
이와 같이, 형성된 폴리 실리콘 패턴(12a)은 게이트 라인 혹은 게이트 전극을 이루는 패턴이 된다. 이러한 종래의 반도체 소자 제조 방법에 있어서는, 증착 및 식각 공정이 여러 번 반복됨에 따라 공정이 복잡하게 되고 또한 여러 공정이 진행됨에 따라 사용되는 장비가 증가하여, 불순물(defect)에 의한 오염이 발생될 가능성이 높아짐에 따라 공정 수율이 떨어지는 단점이 있다.
상기와 같은 종래의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.
게이트 패턴 형성시 라인들간(line to line)의 스페이스 임계 치수(space CD)가 100nm 이하가 되는 패턴을 형성하는 공정 방법은 표시한 바와 같이, 산화막 물질을 이용하여 하드 마스크(hard mask)를 형성하는 방법을 사용하였다.
이러한 경우, 식각 및 필름 증착(film deposition) 공정이 여러 번 반복됨에 따라 공정이 복잡하게 되고, 또한, 여러 공정이 진행됨에 따라 사용되는 장비가 증 가하며, 결함(defect)에 의한 오염이 발생될 가능성이 높아짐에 따라 공정 수율이 떨어지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 하부 반사 방지막의 식각 공정 진행시 발생하는 반응 부산물을 감광막의 측벽에 증착시켜 이를 폴리 실리콘 층의 선택적 식각 공정시 마스크로 이용하는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은, 하부 반사 방지막을 식각하여 그 반응 부산물을 감광막 측벽에 증착시킬 때 폴리 실리콘 층 상에 잔류할 수 있는 반응 부산물을 완전히 제거함으로써 폴리 실리콘 층의 선택적 식각 공정시 완벽한 식각을 구현할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판 상에 폴리 실리콘을 증착함으로써 폴리 실리콘 층을 형성하는 단계, 상기 폴리 실리콘 층 상에 하부 반사 방지막을 형성하는 단계, 상기 하부 반사 방지막 상의 소정 부위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 상기 하부 반사 방지막을 식각함으로써, 상기 식각에 의한 반응 부산물로 이루어진 스페이서를 상기 감광막 패턴의 측벽에 형성하는 단계, 및 상기 감광막 패턴 및 상기 스페이서를 마스크로 이용하여 상기 폴리 실리콘 층을 식각하여 게이트를 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 폴리 실리콘 층을 식각하는 단계 이 전에, 상기 하부 반사 방지막의 식 각시 발생하여 상기 폴리 실리콘 층 상에 잔류하는 반응 부산물을 제거하는 단계를 더 포함하는 것이 바람직하다.
상기 반응 부산물을 제거하는 단계는, 이온 스퍼터링 단계를 포함하는 것이 바람직하다.
상기 이온 스퍼터링 단계는 반응 가스로 CF4 및 Ar을 사용하며, 1-10 mT의 압력, 200-1000 W의 전원 파워, 20-100 W의 바이어스 파워의 조건 하에서 3-20 초 동안 수행되는 것이 바람직하다.
상기 하부 반사 방지막의 식각은 정전 결합 플라즈마 장비에 의해서 이루어지되, 플라즈마 소스와 상기 반도체 기판이 25~30mm의 간격을 두고 떨어진 상태에서 CF4 60~100sccm, Ar 100~150sccm, O2 5~15sccm을 40~70mT의 압력과, 500~1000W의 전력을 10~20초 동안 가함으로써 이루어지는 것이 바람직하다.
상기 정전 결합 플라즈마 장비 내에서 상기 스페이서의 형성은, 플라즈마 소스와 상기 기판이 25~30mm의 간격이 떨어진 상태에서 C5F8 10~30sccm, CH2F2 2~10sccm, Ar 50~100sccm, O2 0~5sccm을, 20~50mT의 압력과, 500~1000W 전력을 15~30초 동안 가하여 이루어지는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 반도체 소자의 제조 방법은 도 2a와 같이, 먼저, 기판(100) 상에, 게이트 절연막(101), 폴리 실리콘층(102) 및 하부 반사 방지막(103)을 차례로 증착하여 이루어진다. 여기서, 상기 하부 반사 방지막(103)은 이후 노광 공정에서, 감광막을 통과한 광이 웨이퍼에서 입사가 이루어져 다시 들어오는 광원과 간섭을 일으켜 감광막의 노광 및 현상 후 패턴 프로파일(profile)이 나빠지는 스탠딩 웨이브(standing wave) 현상을 방지하기 위해서 이용된다.
이어, 상기 하부 반사 방지막(103)을 포함한 기판(100) 전면에, 감광막을 도포하고, 이를 선택적으로 노광 및 현상하여 감광막 패턴(104)을 형성한다.
도 2b와 같이, 상기 감광막 패턴(104)을 마스크로 하여, 상기 하부 반사 방지막(103)을 식각하며, 이러한 식각시 발생된 CxFy 계열의 반응 부산물(by-product)을 상기 감광막 패턴(104)에 표면 또는 측벽에 증착시켜, 상기 감광막 패턴(104)의 임계 치수(CD : Critical Dimension)를 증가시킨다. 즉, 상기 폴리 실리콘층(102) 표면에는 반응 부산물이 증착되지 않고, 상기 감광막 패턴(104)의 상부나 측면에만 상기 반응 부산물이 증착되어 남도록 한다. 이는 만일 폴리 실리콘층(102) 표면에 반응 부산물이 증착될 경우에는 이 증착막이 폴리 실리콘을 식각하는 공정 진행시 마스크 역할을 하여 폴리 실리콘이 식각이 되지 않게 되기 때문이다.
도 2b에서는 상기 위에서부터 차례로 적층된 감광막 패턴(104) 및 하부 반사 방지막 패턴(103a)의 측벽에 반응 부산물이 증착되어 측벽 스페이서(103b)를 이루는 모습이 나타나 있다. 도시되어 있지 않지만, 상기 감광막 패턴(104) 상부에도 상기 반응 부산물(by-product)이 남아있을 수 있다.
여기서, 상기 하부 반사 방지막(103)의 식각 공정과, 상기 측벽 스페이서(103b)의 형성을 위한 공정 조건을 살펴본다. 이러한 상기 하부 반사 방지막(103)의 식각 공정과, 상기 측벽 스페이서(103b)의 형성 공정은 정전 결합 플라즈마(CCP: Capacitive Coupled Plasma) 장비를 이용하여 이루어지며, 그 공정 조건은 다음과 같다.
먼저, 하부 반사 방지막(103)의 식각에 따른 상기 하부 반사 방지막 패턴(103a)의 형성은 CF4 60~100sccm, Ar 100~150sccm, O2 5~15sccm을, 40~70mT의 압력 하에서, 500~1000W의 전력을 10~20초 동안 가함으로써 이루어진다. 이 때, 상기 정전 결합 플라즈마 장비 내의 플라즈마 소스(plasma source)(미도시)와, 기판(100)과의 간격은 25~30mm으로 진행한다.
이후, 반응 부산물(by-product)을 감광막 패턴(104)에 증착시키는 과정을 진행하게 되는데, 이때, 공정 조건은, 15~30초 동안, C5F8 10~30sccm, CH2F2 2~10sccm, Ar 50~100sccm, O2 0~5sccm을, 20~50mT의 압력과, 500~1000W 전력을 가하여 수행되며, 플라즈마 소스와 기판(100)과의 이격 정도는 25~30mm로 유지된다.
이와 같은, 하부 반사 방지막(103)의 식각과, 반응 부산물의 감광막 패턴(104)의 표면 및 측벽으로의 증착은, 상기 정전 결합 플라즈마 장비 내에서, 상기 하부 반사 방지막(103)과 반응성을 가지고 있는 가스를 챔버 내에 주입한 후 RF 파워(RF power)를 인가하여 플라즈마를 조성하여 라디칼(radical)에 의한 식각을 실 시하여 이루어진다. 이 때, 식각시 발생하는 반응 부산물을 잔류 시간(residence time)을 길게 하여 상기 감광막 패턴(104)에 부착될 확률을 증가시킴으로써, 원래의 노광(photo) 후 측정되는 감광막 패턴의 임계 치수(CD : Critical Dimension)보다 실제로 반응 부산물 증착 후의 감광막 패턴이 갖는 임계 치수를 길게 하는 것이다. 즉, 반응 부산물 잔류 시간을 길게 하여 상기 반응 부산물이 감광막 패턴(104)에 부착될 확률을 증가시킴으로써 원래의 노광(photo) 후 측정된 임계 치수(CD)보다 증가되도록 한 후 반응 부산물(by-product)이 증착된 감광막 패턴(104+103b)을 마스크로 삼아 게이트용 폴리 실리콘층(102)을 식각하는 방법이다.
도 2c와 같이, 이어, 상기 반응 부산물로 이루어진 측벽 스페이서(103b) 및 상기 감광막 패턴(104)을 마스크로 이용하여 상기 폴리 실리콘층(102)을 식각하여, 게이트 라인(102a) 혹은 게이트 전극을 형성한다.
한편, 상기 반응 부산물이 상기 감광막 패턴(104)의 측벽은 물론 상부에 함께 형성되는 경우에는 그 자체가 마스크 역할을 하기 때문에 후속 공정인 폴리 실리콘층(102)의 식각 공정에 별 영향을 주지 않는다. 그러나, 상기 반응 부산물이 상기 폴리 실리콘층(102)의 식각되어야 할 부분에 잔류하는 경우에는 상기 폴리 실리콘층(102)의 선택적 식각 공정시 마스크로 작용을 하기 때문에 식각되어야 할 폴리 실리콘층(102)이 식각되지 않음으로 인해 플로팅 게이트 브리지(floating gate bridge) 등의 공정 불량을 야기할 수 있다.
따라서, 폴리 실리콘 층(102)의 식각 공정 이전에, 상기 하부 반사 방지막(103)의 식각에 의해 생성되어 상기 폴리 실리콘층(102) 상에 잔류하게 되는 상기 반응 부산물을 완벽히 제거하는 것이 바람직하다. 본 발명의 바람직한 실시예에 의하면, 아르곤(Ar) 및 플루오로카본(Fluorocarbon) 계열의 반응 가스를 사용하여 이온 스퍼터링(Ion Sputtering)을 실시함으로써 상기 폴리 실리콘층(102) 상에 잔류하는 반응 부산물을 완전히 제거한다. 보다 구체적으로는, 반응 가스로 50-200 sccm의 CF4 및 50-200 sccm의 Ar을 사용하여, 1-10 mT의 압력, 200-1000 W의 전원 파워, 20-100 W의 바이어스 파워의 조건 하에서 3-20 초 동안 상기 이온 스퍼터링 단계를 수행한다.
이와 같이 상기 폴리 실리콘층(102) 상에 잔류하던 반응 부산물을 완전히 제거한 후, 상기 감광막 패턴(104) 및 상기 반응 부산물로 이루어진 측벽 스페이스(103b)를 마스크로 하여 폴리 실리콘층(102)에 대한 식각 공정을 실시한다. 본 발명의 바람직한 실시예에 의하면, 상기 폴리 실리콘층(102)에 대한 식각 공정은 2 단계로 진행되는데, 30-70 sccm의 Cl2, 150-300 sccm의 HBr, 및 0-20 sccm의 HeO2를 사용하여, 1-10 mT의 압력, 300-1000 W의 전원 파워, 50-200 W의 바이어스 파워의 조건 하에서 30-60 초 동안 제 1 단계 식각을 수행한 후, 300-500 sccm의 HBr 및 5-30 sccm의 HeO2를 사용하여, 50-100 mT의 압력, 500-1000 W의 전원 파워, 30-100 W의 바이어스 파워의 조건 하에서 40-100 초 동안 제 2 단계 식각을 수행한다.
이어, 상기 감광막 패턴(104)과, 그 하부의 하부 반사 방지막 패턴(103a) 및 측벽 스페이서(103b)를 모두 제거하도록 한다. 이 때, 남아있는 폴리 실리콘층 패턴이 배선(102a)이다. 이러한 배선은 게이트 라인 혹은 게이트 전극 등이 될 수 있 다.
이러한 본 발명의 반도체 소자의 제조 방법에 있어서는, 일정한 피치 사이즈(pitch size)의 패턴 형성으로 노광 공정 진행 후 형성된 감광막 패턴(104)의 패턴 라인(pattern line)들의 임계 치수(감광막 패턴의 폭: CD)에 비해 실제 식각 완료 후의 배선의 폭이 100~200nm 정도 임계 치수가 증가하는 결과를 얻을 수 있다. 따라서, 배선간의 스페이스(space)의 임계 치수가 100nm 이하로 형성 가능할 것이다. 본 발명의 반도체 소자의 형성 방법 있어서, 상기 배선은 폴리 실리콘층으로 이루어져 있다.
한편, 이방성 식각을 수행하는 건식 식각 중 플라즈마(plasma)를 이용한 플라즈마 식각에서는, 웨이퍼(wafer)를 수용하는 플라즈마 식각조 내에 식각할 특정한 층에 따른 식각 가스를 흘리고, 또한 높은 에너지의 고주파 필드(RF Field)를 인가함으로써 상기 가스 분자를 높은 에너지 준위로 여기시켜 층과 반응하게 하여 식각을 수행한다.
이때, 플라즈마 소스(plasma source)는 가장 중요한 팩터(Factor) 중의 하나이며, 근래 빠른 속도로 변화하고 있다. 또한, 높은 에칭비(etch rate), 높은 선택비(selectivity), 적은 손상(damage) 등 서로 상반된 조건의 만족을 요구하고 있다. 상기 요구를 만족하기 위하여 플라즈마 소스 측면에서는 크게 정전 결합(capacitive coupling plasma: CCP)을 이용한 방식과 유도 결합(inductive coupled plasma: ICP)을 이용한 방식이 개발되어 있다.
본 발명의 반도체 소자의 제조 방법에 있어서, 상기 하부 반사 방지막의 식 각때 생성되는 반응 부산물을 이용하여 측벽 스페이서를 형성하는데 이용되는 장비는 정전 결합 플라즈마(CCP: Capacitive Coupled Plasma) 장비를 이용한다. 이 때, 상기 정전 결합 플라즈마 장비는 쌍극자 링 마그네트론(DRM : Dipole Ring Magnetron)을 이용한 것이다.
상기의 방법을 사용하여 형성된 상부 이미지(top view image)와 폴리 식각 후 단면 SEM 사진을 보면, 본 발명의 반도체 소자의 제조 방법에 있어서는, 보다 적은 스텝으로 종래의 방식으로 형성된 것과 동일한 결과를 얻을 수 있음을 확인할 수 있다.
도 3a 및 도 3c는 도 2a 내지 도 2c의 각 공정에서의 SEM 평면도이고, 도 4a 및 도 4b는 각각 도 2b 및 도 2c의 공정에서의 SEM 단면도이다.
도 3a와 같이, 상기 감광막 패턴(104)의 형성 후에 평면을 살펴보면, 소정 폭으로 일 방향의 감광막 패턴들이 형성되어 있으며, 이와 유사한 폭으로 스페이스(space)가 상기 감광막 패턴(104)들 사이에 정의된다.
도 3b 및 도 4a와 같이, 상기 감광막 패턴(104)의 하부에 위치한 상기 하부 반사 방지막(103)을 식각하고, 상기 식각된 하부 반사 방지막의 반응 부산물(by-product)이 상기 감광막 패턴(104)의 측벽에 더 형성되어 스페이서(103b)를 이루어, 상기 감광막 패턴(104) 측벽에 형성된 스페이서(103b)의 폭만큼 하드 마스크(hard mask)의 폭이 증가하여, 하드 마스크의 패턴(104+103b)의 사이의 스페이스 폭은 상대적으로 줄게 된다.
도 3c 및 도 4b는, 상기 하드 마스크를 이용하여 상기 폴리 실리콘층(102)을 식각한 배선(102a)을 나타낸 것으로, 상기 하드 마스크의 패턴 사이의 부분 하측만이 노출되어, 식각액에 의해 제거됨을 알 수 있다.
이러한 본 발명의 반도체 소자의 제조 방법은, 248nm의 광원으로, KrF 감광막을 이용하여 노광 공정을 진행한 것으로, 감광막 하부의 하부 반사 방지막 식각시 발생되는 반응 부산물을 감광막 패턴과 함께 하드 마스크로 이용하는 것이다. 이로써, 미세 광원을 이용하지 않더라도, 인접한 라인들간(line to line)의 스페이스 임계치수(space CD)를 100nm 이하로 게이트 패턴을 형성할 수 있도록 식각 공정을 진행하도록 한다.
이러한 공정을 통해 기존의 방식에 비해 공정의 수를 감소시킬 수 있으며, 또한 값비싼 ArF용 감광막 및 장비를 사용하지 않고, 라인간의 스페이스의 임계 치수가 미세한 반도체 소자의 제조 공정을 진행할 수 있는 장점이 있다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
감광막 패턴 하부의 하부 반사 방지막 식각시 발생되는 반응 부산물(by-product)을 바로 제거하지 않고, 이를 감광막 패턴 표면에 증착시, 보다 넓은 폭을 갖는 하드 마스크로 형성하여, 형성된 하드 마스크를 이용하여 하부의 폴리 실리콘층을 식각함으로써, 폴리 게이트를 형성할 수 있다.
따라서, 라인과 라인간의 스페이스의 폭이 100nm 이하의 게이트 폴리 스페이스를 형성하기 위해서 직접적으로 고해상도의 감광막 및 장비가 요구하지 않고, 248nm의 KrF 감광막 및 장비를 이용하더라도, 작은 폭을 갖는 감광막 패턴을 폭을 반응 부산물에 의해 키워 하드 마스크로 형성함으로써, 상기 하드 마스크의 패턴과 패턴 사이에 대응되어 미세한 스페이스 형성이 가능하다. 이는 디자인 룰(design rule)이 작아져도 KrF 감광막 및 장비를 이용할 수 있으므로, 고가의 장비(ArF용 장비 및 감광막)를 이용하지 않더라도 동일한 효과를 얻을 수 있음을 의미한다.
궁극적으로 본 발명의 반도체 소자의 제조 방법은, 종래의 7스텝 이상의 공정을 3스텝으로 줄일 수 있어, 식각 공정시 장비의 효용성을 증대시키고, 또한, 공정 수 감소로 인해 각 공정시 발생할 수 있는 결함(defect) 요인을 줄일 수 있다. 따라서, 수율을 증대시킬 수 있을 것이다.
또한, 게이트 형성을 위한 폴리 실리콘층의 식각 공정의 전 단계로서 폴리 실리콘층에 잔류할 수 있는 상기 반응 부산물을 완전히 제거하는 공정을 더 포함함으로써 플로팅 게이트 브리지 등의 공정 불량을 미연에 방지할 수 있다.

Claims (11)

  1. 반도체 기판 상에 폴리 실리콘을 증착함으로써 폴리 실리콘 층을 형성하는 단계;
    상기 폴리 실리콘 층 상에 하부 반사 방지막을 형성하는 단계;
    상기 하부 반사 방지막 상의 소정 부위에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 이용하여 상기 하부 반사 방지막을 식각함으로써, 상기 식각에 의한 반응 부산물로 이루어진 스페이서를 상기 감광막 패턴의 측벽에 형성하는 단계;
    상기 하부 반사 방지막의 식각시 발생하여 상기 폴리 실리콘 층 상에 잔류하는 반응 부산물을 제거하는 단계; 및
    상기 감광막 패턴 및 상기 스페이서를 마스크로 이용하여 상기 폴리 실리콘 층을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징을 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반응 부산물을 제거하는 단계는, 이온 스퍼터링(ion sputtering)에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 이온 스퍼터링은 반응 가스로 CF4 및 Ar을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 이온 스퍼터링은 50-200 sccm의 CF4 및 50-200 sccm의 Ar을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 이온 스퍼터링 단계는 1-10 mT의 압력, 200-1000 W의 전원 파워, 20-100 W의 바이어스 파워의 조건 하에서 3-20 초 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 하부 반사 방지막의 식각은 정전 결합 플라즈마 장비에 의해서 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 정전 결합 플라즈마 장비 내에서 상기 하부 반사 방지막의 식각은, CF4 60~100sccm, Ar 100~150sccm, O2 5~15sccm을 40~70mT의 압력과, 500~1000W의 전력을 10~20초 동안 가함으로써 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 하부 반사 방지막의 식각은, 상기 정전 결합 플라즈마 장비 내에서 플라즈마 소스와 상기 반도체 기판이 25~30mm의 간격을 두고 떨어진 상태에서 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 정전 결합 플라즈마 장비 내에서 상기 스페이서의 형성은, C5F8 10~30sccm, CH2F2 2~10sccm, Ar 50~100sccm, O2 0~5sccm을, 20~50mT의 압력과, 500~1000W 전력을 15~30초 동안 가하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 스페이서의 형성은, 상기 정전 결합 플라즈마 장비 내에서 플라즈마 소스와 상기 기판이 25~30mm의 간격이 떨어진 상태에서 이루어지는 것을 특징으로 하 는 반도체 소자의 제조 방법.
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