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KR100720237B1 - Level Shifter Circuit of Semiconductor Memory Device - Google Patents

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KR100720237B1
KR100720237B1 KR1020010039129A KR20010039129A KR100720237B1 KR 100720237 B1 KR100720237 B1 KR 100720237B1 KR 1020010039129 A KR1020010039129 A KR 1020010039129A KR 20010039129 A KR20010039129 A KR 20010039129A KR 100720237 B1 KR100720237 B1 KR 100720237B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 소자의 레벨 시프터회로에 관한 것으로서, 인가전압과 레벨 시프트된 전압의 차를 비교하여 두 전압차에 따라 레벨 시프터를 구동시켜 구동능력을 향상시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 레벨 시프터회로는, 인가전압과 레벨 시프트된 전압을 비교하여 두 전압차를 검출하는 전압차 검출부; 상기 전압차 검출부의 출력신호와 입력전압을 이용해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어부; 및 상기 레벨 시프터 제어부로부터 출력된 상기 레벨 시프터 제어신호에 응답하여 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터를 구비한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifter circuit of a semiconductor memory device, and compares the difference between an applied voltage and a level shifted voltage to drive a level shifter according to two voltage differences to improve driving capability. A level shifter circuit of a semiconductor memory device according to the present invention for achieving the above object comprises: a voltage difference detector for detecting two voltage differences by comparing an applied voltage and a level shifted voltage; A level shifter controller configured to generate a level shifter control signal using an output signal and an input voltage of the voltage difference detector; And a level shifter which operates in response to the level shifter control signal output from the level shifter control unit to generate a level shifted voltage.

Description

반도체 메모리 소자의 레벨 시프터회로{Level shifter of semiconductor memory device}Level shifter circuit of semiconductor memory device

도 1은 종래의 반도체 메모리 소자의 레벨 시프터회로의 회로도.1 is a circuit diagram of a level shifter circuit of a conventional semiconductor memory element.

도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 소자의 레벨 시프터회로의 회로도.2 is a circuit diagram of a level shifter circuit of a semiconductor memory device according to a first preferred embodiment of the present invention.

도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 소자의 레벨 시프터회로의 회로도.3 is a circuit diagram of a level shifter circuit of a semiconductor memory device according to a second preferred embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

110, 210: 전압차 검출부 120, 220: 레벨 시프터 제어부110 and 210: voltage difference detection unit 120 and 220: level shifter control unit

130, 140: 레벨 시프터 112, 212: 비교기130, 140: level shifter 112, 212: comparator

본 발명은 반도체 메모리 소자의 레벨 시프터회로에 관한 것으로, 보다 상세하게는 디지털 로직의 특성변화에 따라 레벨 시프터의 레벨 업 또는 레벨 다운을 효과적으로 변화시킬 수 있도록 구성된 반도체 메모리 소자의 레벨 시프터회로에 관한 것이다. The present invention relates to a level shifter circuit of a semiconductor memory device, and more particularly, to a level shifter circuit of a semiconductor memory device configured to effectively change the level shifter or the level down of the level shifter according to the change of the characteristics of the digital logic. .                         

일반적으로, 레벨 시프터회로는 DRAM 전반에 적용될 수 있다. In general, the level shifter circuit can be applied throughout the DRAM.

이러한 레벨 시프터회로는 디지털 로직에 따라 레벨 업 또는 레벨 다운되고, 온도, 인가전압 등에 따라 레벨 업 또는 레벨 다운에 소요되는 천이시간(로우레벨에서 하이레벨로, 하이레벨에서 로우레벨로)의 차를 갖는다.The level shifter circuit is leveled up or down in accordance with digital logic, and the difference in transition time (from low level to high level, from high level to low level) required for level up or down depending on temperature, applied voltage, and the like. Have

도 1은 종래의 레벨 시프터회로의 회로도로서, 노드 SN11과 접지전압(Vss) 사이에 접속되고 게이트로 입력전압(Vin)을 인가받는 NMOS 트랜지스터(N1)와, 입력전압(Vin)을 반전시키는 인버터(IV0)와, 노드 SN12와 접지전압(Vss) 사이에 접속되고 게이트로 인버터(IV0)의 출력신호를 인가받는 NMOS 트랜지스터(N12)와, 레벨 시프트된 전압(Vpp)과 노드 SN11 사이에 접속되고 게이트가 노드 SN12에 접속된 PMOS 트랜지스터(P1)와, 레벨 시프트된 전압(Vpp)과 출력단자 사이에 접속되고 게이트가 노드 SN11에 접속된 PMOS 트랜지스터(P2)로 구성된다.1 is a circuit diagram of a conventional level shifter circuit, inverting an NMOS transistor N1 connected between a node SN11 and a ground voltage Vss and receiving an input voltage Vin to a gate, and an inverter for inverting an input voltage Vin. (IV0), an NMOS transistor (N12) connected between the node SN12 and the ground voltage (Vss) and receiving the output signal of the inverter (IV0) as a gate, and connected between a level shifted voltage (Vpp) and the node SN11. A PMOS transistor P1 having a gate connected to the node SN12 and a PMOS transistor P2 connected between the level shifted voltage Vpp and the output terminal and whose gate is connected to the node SN11 is constituted.

이러한 구성으로 이루어진 레벨 시프터회로는 입력전압(Vin)과 레벨 시프트된 전압(Vpp)의 전압차에 무관하게 동작하여 그 전압차가 심할 때(예컨대, 레벨 시프터의 입력이 변할 때)는, 레벨 시프터의 출력이 로우레벨에서 하이레벨로 또는 하이레벨에서 로우레벨로 천이할 때 타이밍 상의 손실이 발생된다. The level shifter circuit having such a configuration operates irrespective of the voltage difference between the input voltage Vin and the level shifted voltage Vpp, and when the voltage difference is severe (e.g., when the input of the level shifter changes), Timing losses occur when the output transitions from low level to high level or from high level to low level.

또한, 타이밍상의 손실로 인해 레벨 시프트회로가 오동작할 수 있는 문제점이 있다.In addition, there is a problem that the level shift circuit may malfunction due to timing loss.

따라서, 이와 같은 문제점을 해결하기 위한 본 발명은, 인가전압과 레벨 시프트된 전압의 차를 비교하여 두 전압차에 따라 레벨 시프터를 구동시켜 구동능력 을 향상시키는 것을 목적으로 한다. Accordingly, an object of the present invention is to improve the driving ability by comparing a difference between an applied voltage and a level shifted voltage and driving a level shifter according to two voltage differences.

또한, 레벨 시프터의 출력이 천이할 때 타이밍상의 손실을 방지하는 것을 목적으로 한다.Moreover, it aims at preventing the timing loss when the output of a level shifter transitions.

이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 레벨 시프터회로는, 인가전압과 레벨 시프트된 전압을 비교하여 두 전압차를 검출하는 전압차 검출부; 상기 전압차 검출부의 출력신호와 입력전압을 이용해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어부; 및 상기 레벨 시프터 제어부로부터 출력된 상기 레벨 시프터 제어신호에 응답하여 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터를 구비한 것을 특징으로 한다.A level shifter circuit of a semiconductor memory device according to the present invention for achieving the above object comprises: a voltage difference detector for detecting two voltage differences by comparing an applied voltage and a level shifted voltage; A level shifter controller configured to generate a level shifter control signal using an output signal and an input voltage of the voltage difference detector; And a level shifter which operates in response to the level shifter control signal output from the level shifter control unit and generates a level shifted voltage.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 레벨 시프터회로의 회로도로서, 인가전압(Vdd)과 레벨 시프트된 전압(Vpp)을 비교하여 두 전압차를 검출하는 전압차 검출부(110)와, 입력전압(Vin)과 전압차 검출부(110)의 출력신호에 의해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어부(120)와, 레벨 시프터 제어부(120)로부터 출력된 레벨 시프터 제어신호에 응답하여 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터(130)로 구성된다.FIG. 2 is a circuit diagram of a level shifter circuit of a semiconductor memory device according to an exemplary embodiment of the present invention, and compares an applied voltage Vdd and a level shifted voltage Vpp to detect two voltage differences. And a level shifter control unit 120 for generating a level shifter control signal based on an input voltage Vin and an output signal of the voltage difference detection unit 110, and in response to the level shifter control signal output from the level shifter control unit 120. And a level shifter 130 that operates to generate a level shifted voltage.

여기서, 전압차 검출부(110)는 전원전압(Vpp)과 노드 SN1 사이에 다이오드 결합된 NMOS 트랜지스터(N11, N12, N13)와, 노드 SN1과 인가전압(Vdd)을 입력받아 비교한 후에 두 전압차를 출력하는 비교기(112)로 구성된다.Here, the voltage difference detector 110 receives and compares the NMOS transistors N11, N12, and N13 diode-coupled between the power supply voltage Vpp and the node SN1, and the node SN1 and the applied voltage Vdd. It consists of a comparator 112 for outputting.

레벨 시프터 제어부(120)는 입력전압(Vin)과 비교기(112)의 출력전압을 인가받아 제1 및 제2 레벨 시프터 제어신호를 발생시키는 제1 및 제2 제어신호 발생부(122, 124)로 구성된다. The level shifter controller 120 receives the input voltage Vin and the output voltage of the comparator 112 to the first and second control signal generators 122 and 124 for generating first and second level shifter control signals. It is composed.

그리고, 제1 제어신호 발생부(122)는 비교기(112)의 출력전압과 입력전압(Vin)을 논리 조합하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력신호를 반전시키는 인버터(IV1)와, 인버터(IV1)의 출력신호에 의해 턴-온/오프되는 NMOS 트랜지스터(N14)로 구성된다. The first control signal generator 122 may include a NAND gate ND1 for logically combining the output voltage and the input voltage Vin of the comparator 112, and an inverter IV1 for inverting the output signal of the NAND gate ND1. ) And an NMOS transistor N14 that is turned on / off by the output signal of the inverter IV1.

제2 제어신호 발생부(124)는 입력전압(Vin)을 반전시키는 인버터(IV2)와, 인버터(IV2)의 출력신호와 비교기(112)의 출력신호를 논리 조합하는 낸드 게이트(ND2)와, 낸드 게이트(ND2)의 출력신호를 반전시키는 인버터(IV3)와, 인버터(IV3)의 출력신호에 의해 턴-온/오프되는 NMOS 트랜지스터(N15)로 구성된다.The second control signal generator 124 includes an inverter IV2 for inverting the input voltage Vin, a NAND gate ND2 for logically combining the output signal of the inverter IV2 and the output signal of the comparator 112, An inverter IV3 for inverting the output signal of the NAND gate ND2, and an NMOS transistor N15 turned on / off by the output signal of the inverter IV3.

다음에, 레벨 시프터(130)는 노드 SN4와 접지전압(Vss) 사이에 접속되고 게이트로 입력전압(Vin)을 인가받는 NMOS 트랜지스터(N16)와, 입력전압(Vin)을 반전시키는 인버터(IV4)와, 노드 SN6과 접지전압(Vss) 사이에 접속되고 게이트로 인버터(IV4)의 출력신호를 인가받는 NMOS 트랜지스터(N17)와, 레벨 시프트된 전압(Vpp)과 노드 SN4 사이에 접속되고 게이트가 노드 SN6에 접속된 PMOS 트랜지스터(P11)와, 레벨 시프트된 전압(Vpp)과 출력단자 사이에 접속되고 게이트가 노드 SN4에 접속된 PMOS 트랜지스터(P12)로 구성된다. Next, the level shifter 130 is connected between the node SN4 and the ground voltage Vss, the NMOS transistor N16 which receives the input voltage Vin to the gate, and the inverter IV4 which inverts the input voltage Vin. And an NMOS transistor N17 connected between the node SN6 and the ground voltage Vss and receiving the output signal of the inverter IV4 as a gate, and connected between a level shifted voltage Vpp and the node SN4, the gate being a node. A PMOS transistor P11 connected to SN6, and a PMOS transistor P12 connected between a level shifted voltage Vpp and an output terminal and whose gate is connected to a node SN4.                     

이하, 도 2에 나타낸 레벨 리프터회로의 동작을 설명한다.The operation of the level lifter circuit shown in FIG. 2 will be described below.

여기서, 비교기(112)의 제1 입력단인 노드 SN1에는 고전압(Vpp)이 다이오드 결합된 NMOS 트랜지스터(N11, N12, N13)의 문턱전압(Vt)만큼 강하되어 Vpp-3Vt의 전압이 인가되고, 비교기(112)의 제2 입력단에는 전원전압(Vdd)이 인가된다. 따라서, 비교기(1120)는 Vpp-3Vt와 전원전압(Vdd)을 비교하여 그에 따른 비교전압을 출력한다. Here, a high voltage Vpp is dropped by the threshold voltage Vt of the NMOS transistors N11, N12, and N13 diode-coupled to the node SN1, which is the first input terminal of the comparator 112, and a voltage of Vpp-3Vt is applied. A power supply voltage Vdd is applied to the second input terminal of 112. Accordingly, the comparator 1120 compares Vpp-3Vt with the power supply voltage Vdd and outputs a comparison voltage according thereto.

이때, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작을 경우, 노드 SN2에 인가되는 비교전압은 로우레벨이 되고, 3Vt보다 클 경우에는 노드 SN2에는 인가되는 비교전압은 하이레벨이 된다.At this time, when the difference between the applied voltage Vdd and the level-dropped voltage Vpp is less than 3Vt, the comparison voltage applied to the node SN2 is at a low level, and if it is greater than 3Vt, the comparison voltage applied to the node SN2 is at a high level. Becomes

먼저, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작아서 노드 SN2의 비교전압이 로우레벨로 되면, NMOS 트랜지스터(N14, N15)의 게이트에는 각각 로우레벨의 전압이 인가되어, NMOS 트랜지스터(N14, N15)가 턴-오프된다. 그렇게 되면, 레벨 시프터(130)는 입력전압(Vin)에 따른 일반적인 레벨 시프터로서 동작하게 된다.First, when the difference between the applied voltage Vdd and the level-dropped voltage Vpp is less than 3 Vt and the comparison voltage of the node SN2 becomes low level, the low level voltage is applied to the gates of the NMOS transistors N14 and N15, respectively. NMOS transistors N14 and N15 are turned off. Then, the level shifter 130 operates as a general level shifter according to the input voltage Vin.

다음에, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 커서 노드 SN2에 인가되는 비교전압이 하이레벨로 되면, 낸드 게이트(ND1, ND2)는 입력전압(Vin)에 영향을 받아 동작하게 된다. Next, when the difference between the applied voltage Vdd and the level-dropped voltage Vpp is greater than 3Vt and the comparison voltage applied to the node SN2 becomes high level, the NAND gates ND1 and ND2 affect the input voltage Vin. It will work.

먼저, 입력전압(Vin)이 로우레벨일 경우에는 NMOS 트랜지스터(N16)는 턴-오프되고, NMOS 트랜지스터(N17)는 턴-온된다. 그리고, 낸드 게이트(ND1)와 인버터(IV1)의 출력인 노드 SN3은 로우레벨로 되어 NMOS 트랜지스터(N14)는 턴-오 프되고, 인버터(IV2), 낸드 게이트(ND2), 및 인버터(IV3)의 출력인 노드 SN5는 하이레벨로 되어 NMOS 트랜지스터(N15)는 턴-온된다. 그러면, 노드 SN6이 로우레벨로 되어 PMOS 트랜지스터(P11)가 턴-온되고 PMOS 트랜지스터(P12)가 턴-오프되어 레벨 시프터(130)의 출력전압(Vout)은 로우레벨로 된다.First, when the input voltage Vin is at a low level, the NMOS transistor N16 is turned off and the NMOS transistor N17 is turned on. The node SN3, which is the output of the NAND gate ND1 and the inverter IV1, becomes low level, and the NMOS transistor N14 is turned off, and the inverter IV2, the NAND gate ND2, and the inverter IV3 are turned off. The node SN5, which is the output of N2, becomes high level and the NMOS transistor N15 is turned on. Then, the node SN6 becomes low level, the PMOS transistor P11 is turned on, the PMOS transistor P12 is turned off, and the output voltage Vout of the level shifter 130 becomes low level.

여기서, NMOS 트랜지스터(N17, N15)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 하이레벨에서 로우레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다. Here, when the NMOS transistors N17 and N15 are turned on at the same time and the output voltage Vout of the level shifter 130 transitions from a high level to a low level, the NMOS transistors N17 and N15 may transition faster than the general level shifter.

다음에, 입력전압(Vin)이 하이레벨인 경우에는, NMOS 트랜지스터(N16)가 턴-온되고 NMOS 트랜지스터(N17)는 턴-오프된다. 그리고, 낸드 게이트(ND1)와 인버터(IV1)의 출력인 노드 SN3은 하이레벨로 되어 NMOS 트랜지스터(N14)는 턴-온되고, 인버터(IV2), 낸드 게이트(ND2), 및 인버터(IV3)의 출력인 노드 SN5는 로우레벨로 되어 NMOS 트랜지스터(N15)는 턴-오프된다. 그러면, 노드 SN4가 로우레벨로 되어 PMOS 트랜지스터(P12)가 턴-온되고 PMOS 트랜지스터(P11)가 턴-오프되어 레벨 시프터(130)의 출력전압(Vout)은 하이레벨로 레벨 시프트된 전압(Vpp)으로 된다.Next, when the input voltage Vin is at a high level, the NMOS transistor N16 is turned on and the NMOS transistor N17 is turned off. The node SN3, which is the output of the NAND gate ND1 and the inverter IV1, is at a high level, and the NMOS transistor N14 is turned on, and the inverter IV2, the NAND gate ND2, and the inverter IV3 are turned on. The output node SN5 goes low and the NMOS transistor N15 is turned off. Then, the node SN4 becomes low level, the PMOS transistor P12 is turned on, the PMOS transistor P11 is turned off, and the output voltage Vout of the level shifter 130 is level shifted to a high level (Vpp). ).

여기서, NMOS 트랜지스터(N16, N14)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 로우레벨에서 하이레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다.Here, when the NMOS transistors N16 and N14 are turned on at the same time so that the output voltage Vout of the level shifter 130 transitions from a low level to a high level, the NMOS transistors N16 and N14 may transition faster than the general level shifter.

한편, 도 3은 본 발명의 제2 실시예에 따른 레벨 시프터회로도로서, 인가전압(Vdd)과 레벨 시프트된 전압(Vpp)을 비교하여 두 전압차를 검출하는 전압차 검출부(210)와, 입력전압(Vin)과 전압차 검출부(110)의 출력신호에 의해서 레벨 시프터 를 제어하기 위한 레벨 시프터 제어신호를 출력하는 레벨 시프터 제어부(120)와, 레벨 시프터 제어부(220)로부터 출력된 레벨 시프터 제어신호에 응답하여 동작하는 레벨 시프터(230)로 구성된다.3 is a level shifter circuit diagram according to a second embodiment of the present invention. The voltage difference detector 210 detects two voltage differences by comparing an applied voltage Vdd with a level shifted voltage Vpp. A level shifter control unit 120 for outputting a level shifter control signal for controlling the level shifter by an output signal of the voltage Vin and the voltage difference detector 110, and a level shifter control signal output from the level shifter control unit 220. And a level shifter 230 that operates in response.

여기서, 전압차 검출부(210)는 전원전압(Vpp)과 노드 SN7 사이에 다이오드 결합된 NMOS 트랜지스터(N21, N22, N23)와, 노드 SN7과 인가전압(Vdd)을 입력받아 비교한 후에 두 전압차를 출력하는 비교기(112)로 구성된다.Here, the voltage difference detector 210 receives and compares the NMOS transistors N21, N22, and N23 diode-coupled between the power supply voltage Vpp and the node SN7 and the node SN7 and the applied voltage Vdd, and then compares the two voltage differences. It consists of a comparator 112 for outputting.

그리고, 레벨 시프터 제어부(120)는 입력전압(Vin)에 의해 턴-온/오프되는 NMOS 트랜지스터(N24, N26)와, 노드 SN8의 신호에 의해 턴-온/오프되는 NMOS 트랜지스터(N25, N27)로 구성된다.In addition, the level shifter control unit 120 includes NMOS transistors N24 and N26 turned on / off by an input voltage Vin and NMOS transistors N25 and N27 turned on / off by a signal of a node SN8. It consists of.

다음에, 레벨 시프터(230)는 노드 SN9와 접지전압(Vss) 사이에 접속되고 게이트로 입력전압(Vin)을 인가받는 NMOS 트랜지스터(N28)와, 입력전압(Vin)을 반전시키는 인버터(IV5)와, 노드 SN10과 접지전압(Vss) 사이에 접속되고 게이트로 인버터(IV5)의 출력신호를 인가받는 NMOS 트랜지스터(N29)와, 레벨 시프트된 전압(Vpp)과 노드 SN9 사이에 접속되고 게이트가 노드 SN10에 접속된 PMOS 트랜지스터(P21)와, 레벨 시프트된 전압(Vpp)과 출력단자 사이에 접속되고 게이트가 노드 SN9에 접속된 PMOS 트랜지스터(P22)로 구성된다.Next, the level shifter 230 is connected between the node SN9 and the ground voltage Vss and the NMOS transistor N28 to which the input voltage Vin is applied to the gate, and the inverter IV5 for inverting the input voltage Vin. And an NMOS transistor N29 connected between the node SN10 and the ground voltage Vss and receiving the output signal of the inverter IV5 as a gate, and connected between a level shifted voltage Vpp and the node SN9 and a gate connected to the node. A PMOS transistor P21 connected to SN10, and a PMOS transistor P22 connected between a level shifted voltage Vpp and an output terminal and whose gate is connected to a node SN9.

이하, 도 3에 나타낸 레벨 리프터회로의 동작을 설명한다.The operation of the level lifter circuit shown in FIG. 3 will be described below.

여기서, 비교기(212)의 제1 입력단인 노드 SN7에는 고전압(Vpp)이 다이오드 결합된 NMOS 트랜지스터(N21, N22, N23)의 문턱전압(Vt)만큼 강하되어 Vpp-3Vt의 전압이 인가되고, 비교기(212)의 제2 입력단에는 전원전압(Vdd)이 인가된다. 따라 서, 비교기(2112)는 Vpp-3Vt과 전원전압(Vdd)을 비교하여 그에 따른 비교전압을 출력한다. Here, the node SN7, which is the first input terminal of the comparator 212, has a high voltage Vpp dropping by the threshold voltage Vt of the diode-coupled NMOS transistors N21, N22, and N23 to apply a voltage of Vpp-3Vt. A power supply voltage Vdd is applied to the second input terminal of 212. Accordingly, the comparator 2112 compares Vpp-3Vt with the power supply voltage Vdd and outputs a comparison voltage according thereto.

이때, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작을 경우, 노드 SN8에 인가되는 비교전압은 로우레벨이 되고, 3Vt보다 클 경우에는 노드 SN8에는 인가되는 비교전압은 하이레벨이 된다.At this time, when the difference between the applied voltage Vdd and the level-dropped voltage Vpp is less than 3Vt, the comparison voltage applied to the node SN8 is at a low level, and if it is greater than 3Vt, the comparison voltage applied to the node SN8 is at a high level. Becomes

먼저, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작아서 노드 SN2의 비교전압이 로우레벨로 되면, NMOS 트랜지스터(N14, N15)의 게이트에는 각각 로우레벨의 전압이 인가되어, NMOS 트랜지스터(N14, N15)가 턴-오프된다. 그렇게 되면, 레벨 시프터(130)는 입력전압(Vin)에 따른 일반적인 레벨 시프터로서 동작하게 된다.First, when the difference between the applied voltage Vdd and the level-dropped voltage Vpp is less than 3 Vt and the comparison voltage of the node SN2 becomes low level, the low level voltage is applied to the gates of the NMOS transistors N14 and N15, respectively. NMOS transistors N14 and N15 are turned off. Then, the level shifter 130 operates as a general level shifter according to the input voltage Vin.

먼저, 입력전압(Vin)이 로우레벨일 경우에는 NMOS 트랜지스터(N24, N28)는 턴-오프되고, NMOS 트랜지스터(N26, N29)는 턴-온된다. 그러면, 노드 SN10이 로우레벨로 되어 PMOS 트랜지스터(P21)가 턴-온되고 PMOS 트랜지스터(P22)가 턴-오프되어 레벨 시프터(130)의 출력전압(Vout)은 로우레벨로 된다.First, when the input voltage Vin is at the low level, the NMOS transistors N24 and N28 are turned off and the NMOS transistors N26 and N29 are turned on. Then, the node SN10 becomes low level, the PMOS transistor P21 is turned on, the PMOS transistor P22 is turned off, and the output voltage Vout of the level shifter 130 becomes low level.

여기서, NMOS 트랜지스터(N29, N26)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 하이레벨에서 로우레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다. Here, when the NMOS transistors N29 and N26 are turned on at the same time so that the output voltage Vout of the level shifter 130 transitions from a high level to a low level, the NMOS transistors N29 and N26 may transition faster than the general level shifter.

다음에, 입력전압(Vin)이 하이레벨인 경우에는, NMOS 트랜지스터(N28)가 턴-온되고 NMOS 트랜지스터(N29)는 턴-오프된다. 그러면, 노드 SN9가 로우레벨로 되어 PMOS 트랜지스터(P22)가 턴-온되고 PMOS 트랜지스터(P21)가 턴-오프되어 레벨 시프 터(230)의 출력전압(Vout)은 하이레벨로 레벨 시프트된 전압(Vpp)으로 된다.Next, when the input voltage Vin is at a high level, the NMOS transistor N28 is turned on and the NMOS transistor N29 is turned off. Then, the node SN9 becomes low level, the PMOS transistor P22 is turned on, the PMOS transistor P21 is turned off, and the output voltage Vout of the level shifter 230 is level shifted to a high level. Vpp).

여기서, NMOS 트랜지스터(N28, N24)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 로우레벨에서 하이레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다.Here, when the NMOS transistors N28 and N24 are turned on at the same time so that the output voltage Vout of the level shifter 130 transitions from a low level to a high level, the NMOS transistors N28 and N24 may transition faster than the general level shifter.

이상에서 살펴본 바와 같이, 본 발명은 인가전압(Vdd)과 레벨 시프트된 전압(Vpp)의 전압차를 비교기를 통해서 비교한 후에, 두 전압차가 작을 때는 일반적인 레벨 시프터의 구동능력을 갖고, 두 전압차가 클 때는 더 큰 레벨 시프터의 구동능력을 갖게 하여 레벨 시프터의 출력전압이 천이할 때 보다 빠르게 동작할 수 있도록 함으로써, 레벨 시프터의 구동능력을 향상시킬 수 있다.As described above, in the present invention, after comparing the voltage difference between the applied voltage Vdd and the level shifted voltage Vpp through a comparator, when the two voltage differences are small, the present invention has a driving capability of a general level shifter, When large, the driving capability of the level shifter can be improved by allowing the driving capability of the larger level shifter to operate faster than when the output voltage of the level shifter transitions.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (7)

고전압을 레벨 강하시킨 전압과 인가전압을 비교하여 두 전압차를 검출하는 전압차 검출수단;Voltage difference detecting means for detecting a difference between two voltages by comparing a voltage of which the level of the high voltage is lowered with an applied voltage; 상기 전압차 검출수단의 출력전압과 입력전압을 이용해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어수단; 및Level shifter control means for generating a level shifter control signal using an output voltage and an input voltage of the voltage difference detection means; And 상기 레벨 시프터 제어수단으로부터 출력된 상기 레벨 시프터 제어신호에 응답해서 선택적으로 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터를 구비한 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And a level shifter for selectively operating in response to the level shifter control signal output from the level shifter control means to generate a level shifted voltage. 제 1 항에 있어서,The method of claim 1, 상기 전압차 검출수단은,The voltage difference detection means, 상기 고전압을 레벨 강하시키는 다이오드 결합된 전압 강하부; 및A diode-coupled voltage drop for dropping the high voltage; And 상기 전압 강하부로부터 출력된 레벨 강하된 전압과 상기 인가전압을 비교하여 두 전압차를 출력하는 비교기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And a comparator configured to compare the level-down voltage output from the voltage drop unit with the applied voltage and output two voltage differences. 제 1 항에 있어서,The method of claim 1, 상기 레벨 시프터 제어수단은,The level shifter control means, 상기 비교기의 출력전압과 입력전압에 응답하여 선택적으로 제1 및 제2 레벨 시프터 제어신호를 발생시키는 제1 및 제2 제어신호 발생부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And first and second control signal generators selectively generating first and second level shifter control signals in response to an output voltage and an input voltage of the comparator. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 제어신호 발생부는,The first control signal generator, 상기 비교기의 출력전압과 입력전압을 논리 조합하는 논리소자와,A logic element for logically combining the output voltage and the input voltage of the comparator; 상기 논리소자의 출력신호를 반전시키는 인버터와,An inverter for inverting an output signal of the logic element; 상기 인버터의 출력신호에 의해 턴-온/오프되어 상기 제1 레벨 시프터 제어신호를 출력하는 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And a switching element which is turned on / off by an output signal of the inverter and outputs the first level shifter control signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 제어신호 발생부는,The second control signal generator, 상기 입력전압을 반전시키는 제1 인버터와,A first inverter for inverting the input voltage; 상기 비교기의 출력전압과 상기 제1 인버터의 입력전압을 논리 조합하는 논리소자와,A logic element for logically combining the output voltage of the comparator with the input voltage of the first inverter; 상기 논리소자의 출력신호를 반전시키는 제2 인버터와,A second inverter for inverting an output signal of the logic element; 상기 제2 인버터의 출력신호에 의해 턴-온/오프되어 제2 레벨 시스터 제어신호를 출력하는 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And a switching element which is turned on / off by an output signal of the second inverter and outputs a second level sister control signal. 제 1 항에 있어서,The method of claim 1, 상기 레벨 시프터 제어수단은,The level shifter control means, 상기 비교기의 출력전압에 의해 턴-온/오프되는 제1 및 제2 스위칭소자와,First and second switching devices turned on / off by an output voltage of the comparator; 상기 입력전압에 의해 턴-온/오프되어 상기 레벨 시프터 제어신호를 출력하는 제3 및 제4 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And third and fourth switching elements which are turned on / off by the input voltage to output the level shifter control signal. 제 1 항에 있어서,The method of claim 1, 상기 레벨 시스터는The level sister 상기 입력전압에 의해 턴-온/오프되는 제1 및 제2 스위칭소자와,First and second switching devices turned on / off by the input voltage; 상기 제1 및 제2 레벨 시프터 제어신호에 의해 턴-온/오프되어 상기 레벨 시프트된 전압을 출력하는 제3 및 제4 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.And third and fourth switching elements which are turned on / off by the first and second level shifter control signals to output the level shifted voltages.
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