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KR100712517B1 - Interposer of Semiconductor Device with Air Gap Structure - Google Patents

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KR100712517B1
KR100712517B1 KR1020050063761A KR20050063761A KR100712517B1 KR 100712517 B1 KR100712517 B1 KR 100712517B1 KR 1020050063761 A KR1020050063761 A KR 1020050063761A KR 20050063761 A KR20050063761 A KR 20050063761A KR 100712517 B1 KR100712517 B1 KR 100712517B1
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Abstract

반도체 소자 및 반도체 소자가 이용되는 인터포저가 개시된다. 상기 인터포저는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하며, 상기 금속 배선라인과 외부의 반도체 집적회로를 전기적으로 연결하는 접촉수단을 구비하는 것을 특징으로 한다.Disclosed are a semiconductor device and an interposer in which the semiconductor device is used. The interposer may include a semiconductor substrate in which holes are formed at at least one position, a metal wiring line disposed in a hole formed in the semiconductor substrate, and insulating means insulated around the metal wiring line by an air gap. And contacting means formed on one side of the metal wiring line to fix the metal wiring line and electrically connecting the metal wiring line to an external semiconductor integrated circuit.

인터포저, 절연층, 에어 갭 Interposers, Insulation Layers, Air Gap

Description

에어 갭 구조를 갖는 반도체 소자의 인터포저{Interposer of semiconductor device having air gap structure}Interposer of semiconductor device having air gap structure

도 1은 종래의 인터포저를 이용한 반도체 소자를 나타낸 구성도이다.1 is a block diagram showing a semiconductor device using a conventional interposer.

도 2는 종래의 멀티칩 패키지에서 각 칩의 예시적인 연결관계를 나타낸 도면이다.2 is a diagram illustrating an exemplary connection relationship of each chip in a conventional multichip package.

도 3은 본 발명에 따른 인터포저의 구조를 나타낸 구성도이다.3 is a block diagram showing the structure of an interposer according to the present invention.

도 4는 본 발명에 따른 인터포저를 제작하는 과정을 나타낸 도면이다.4 is a diagram illustrating a process of manufacturing an interposer according to the present invention.

도 5는 본 발명에 따른 반도체 소자의 일 예를 나타낸 구성도이다.5 is a configuration diagram showing an example of a semiconductor device according to the present invention.

도 6은 본 발명에 따른 멀티칩 패키지를 나타낸다.6 shows a multichip package according to the present invention.

도 7은 반도체 소자를 PCB에 연결하는 예를 나타낸 도면이다.7 is a diagram illustrating an example of connecting a semiconductor device to a PCB.

도 8은 반도체 소자를 PCB에 연결하는 다른 예를 나타낸 도면이다.8 is a diagram illustrating another example of connecting a semiconductor device to a PCB.

본 발명은 반도체 소자의 구조에 관한 것으로, 구체적으로는 반도체 소자의 인터포저의 구조에 관한 것이다. The present invention relates to a structure of a semiconductor device, and more particularly, to a structure of an interposer of a semiconductor device.

반도체 소자는 반도체 기판에 복수개의 트랜지스터들, 저항들 및 커패시터 등의 단위소자(element) 들이 형성되고 이들 단위소자들을 전기적으로 연결하여 반도체 집적회로를 구성한다. 그리고 반도체 소자를 이루는 단위소자들은 배선을 통하여 서로 연결된다.A semiconductor device includes a plurality of transistors, resistors, and capacitors formed on a semiconductor substrate, and electrically connects the unit devices to form a semiconductor integrated circuit. The unit devices constituting the semiconductor device are connected to each other through wiring.

한편 현재의 기술중에는 고속동작을 위해 개발된 반도체 소자들은 금속 배선이 반도체 집적회로 내부에 설치하지 않고, 별도의 인터포저(interposer)를 통해 각 단위소자들을 전기적으로 연결한다. Meanwhile, in the current technology, semiconductor devices developed for high-speed operation are electrically connected to each unit device through a separate interposer, rather than a metal wire installed inside the semiconductor integrated circuit.

도 1은 종래의 인터포저를 이용한 반도체 소자를 나타낸 구성도이다.1 is a block diagram showing a semiconductor device using a conventional interposer.

도 1을 참조하면, 반도체 소자(10)는 인터포저(11) 및 반도체 집적회로(12)로 구성되며, 인터포저(11) 내부는 반도체 기판(14), 금속 배선(16), 층간 절연막(ILD(InterLayer Dielectric); 18)을 포함한다. 반도체 기판(14)은 인터포저(11)의 금속 배선(16)을 고정하고, 반도체 집적회로(12)와의 결합에 이용된다. 금속 배선(16)은 반도체 집적회로(12)의 단위 소자들을 접촉 수단(19)을 통해 전기적으로 연결한다. 한편, 금속 배선(16)은 반도체 기판(14)과 층간 절연막(18)을 통해 절연된다.Referring to FIG. 1, the semiconductor device 10 includes an interposer 11 and a semiconductor integrated circuit 12, and the inside of the interposer 11 includes a semiconductor substrate 14, a metal wire 16, and an interlayer insulating film ( Interlayer Dielectric (ILD) 18). The semiconductor substrate 14 fixes the metal wiring 16 of the interposer 11 and is used for coupling with the semiconductor integrated circuit 12. The metal wire 16 electrically connects the unit elements of the semiconductor integrated circuit 12 through the contact means 19. On the other hand, the metal wiring 16 is insulated through the semiconductor substrate 14 and the interlayer insulating film 18.

이러한 층간 절연막(18)은 일반적으로 SiO2 등의 절연물질을 사용한다. 하지만, 이러한 물질은 유전률(dielectric constant; ε)이 공기보다 크다. 이로 인해, 층간 절연막(18)에 의한 내부기생용량 증가로 인해 토탈 커패시턴스(C)가 커서, 반도체 소자의 신호전달에 필요한 반응 속도가 느리다. 즉, τ = R*C에서 τ가 증가하여 전체적인 반도체 소자의 동작 반응 속도는 느릴 수밖에 없다.The interlayer insulating film 18 generally uses an insulating material such as SiO 2 . However, these materials have a higher dielectric constant (ε) than air. For this reason, the total capacitance C is large due to the increase in the internal parasitic capacitance by the interlayer insulating film 18, and the reaction rate required for signal transmission of the semiconductor device is slow. That is, since τ increases at τ = R * C, the overall operation response speed of the semiconductor device is inevitably slow.

따라서, 유전률이 작은 층간 절연막의 필요성이 대두된다.Therefore, there is a need for an interlayer insulating film having a low dielectric constant.

특히, 여러 개의 반도체 칩을 하나의 반도체 소자로 연결하는 멀티칩 패키지의 경우에는, 반도체 칩들 사이를 연결하는 금속 배선의 커패시턴스 로딩(capacitance loading)이 문제가 된다.In particular, in the case of a multichip package in which several semiconductor chips are connected to one semiconductor device, capacitance loading of metal wires connecting the semiconductor chips becomes a problem.

도 2는 종래의 멀티칩 패키지에서 각 칩의 예시적인 연결관계를 나타낸 도면이다.2 is a diagram illustrating an exemplary connection relationship of each chip in a conventional multichip package.

도 2(a)는 2 개의 반도체 칩이 병렬로 연결된 멀티칩 패키지를 나타내며, 도 2(b)는 2 이상의 반도체 칩이 적층된 멀티칩 패키지를 나타내며, 도 2(c)는 2 이상의 반도체 칩이 병렬과 적층된 구조를 갖는 멀티칩 패키지를 나타낸다.FIG. 2A illustrates a multichip package in which two semiconductor chips are connected in parallel, FIG. 2B illustrates a multichip package in which two or more semiconductor chips are stacked, and FIG. Represents a multichip package having a parallel and stacked structure.

멀티칩 패키지에서, 각 반도체 칩 사이의 배선을 도 2에 도시된 바와 같이 기판 상 또는 기판 속의 금속 배선을 통해 연결하면, 연결 배선이 갖는 큰 커패시턴스 로딩으로 인해, 반도체 소자의 반응 속도가 느리다. 이러한 금속 배선으로 인한 커패시턴스 로딩 문제는 고속으로 동작하는 집적회로의 제작에 장애가 된다. In a multichip package, when the wiring between the semiconductor chips is connected through metal wiring on or in the substrate as shown in FIG. 2, the reaction speed of the semiconductor device is slow due to the large capacitance loading of the connection wiring. Capacitance loading problems caused by such metal wiring are obstacles to fabrication of integrated circuits operating at high speed.

또한, 도 2에 도시된 바와 같이 기판 상에 금속 배선을 통해 각 반도체 칩을 연결하는 경우에는 멀티 칩 패키지가 차지하는 면적이 증가하고 이에 따라 반도체 소자의 제작비용이 증가하는 문제가 있다.In addition, as shown in FIG. 2, when the semiconductor chips are connected to each other via metal wires on the substrate, the area occupied by the multi-chip package increases, thereby increasing the manufacturing cost of the semiconductor device.

이러한 멀티칩 패키지에서도 인터포저를 이용하여 구성할 수 있지만, 이 경우에도, 인터포저 내의 층간 절연막(ILD)의 유전률이 크기 때문에, 절연층으로 인한 커패시턴스 로딩 문제가 여전히 남게 된다.Even in such a multichip package, an interposer can be used, but even in this case, since the dielectric constant of the interlayer insulating film ILD in the interposer is large, capacitance loading problems due to the insulating layer remain.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 인터포저 절연층의 유전률을 작게 하여 커패시턴스를 줄일 수 있는 인터포저를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an interposer capable of reducing capacitance by reducing the dielectric constant of an interposer insulating layer of a semiconductor device.

본 발명이 이루고자 하는 다른 기술적 과제는, 인터포저 절연층으로 인한 커패시턴스를 줄여 동작 반응속도를 향상시킨 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device in which the capacitance due to the interposer insulating layer is reduced to improve the operation reaction speed.

본 발명이 이루고자 하는 다른 기술적 과제는, 동작 반응 속도가 빠르고 설치 면적이 적은 멀티 칩 패키지를 제공하는 것이다.Another technical problem to be achieved by the present invention is to provide a multi-chip package with a fast operation response speed and a small installation area.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 장치의 인터포저는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하며, 상기 금속 배선라인과 외부의 반도체 집적회로를 전기적으로 연결하는 접촉수단을 구비하는 것을 특징으로 한다.In order to achieve the object of the present invention as described above, in accordance with a feature of the present invention, an interposer of a semiconductor device is disposed in a semiconductor substrate in which holes are formed at at least one position, and in the holes formed in the semiconductor substrate. A metal wiring line, insulating means insulated around the metal wiring line by an air gap, and formed on one side of the metal wiring line to fix the metal wiring line, and to the metal wiring line and an external semiconductor integrated circuit. It characterized in that it comprises a contact means for electrically connecting the.

상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정될 수 있다. 또한, 상기 절연 수단은 MEMS(Micro electro mechanical System)을 이용하여 제작될 수 있다.The metal wiring line may be fixed in the air gap by the contact means. In addition, the insulating means may be manufactured using a micro electro mechanical system (MEMS).

본 발명의 다른 특징에 의하면, 반도체 소자는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저, 및 트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 반도체 집적회로를 구비하며, 상기 접촉수단 및 상기 패드를 통하여, 상기 금속 배선라인과 상기 반도체 집적회로가 전기적으로 연결되는 것을 특징으로 한다. According to another feature of the invention, a semiconductor device comprises a semiconductor substrate in which a hole is formed at at least one position, a metal wiring line disposed inside a hole formed in the semiconductor substrate, and an air gap around the metal wiring line. an interposer including insulating means insulated by a gap) and contact means formed on one side of the metal wiring line to fix the metal wiring line, and a circuit part including components such as a transistor, a capacitor, or a resistor, and the And a pad for connecting the circuit unit and the contact means of the interposer, wherein the metal wiring line and the semiconductor integrated circuit are electrically connected through the contact means and the pad. .

상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정될 수 있다. 또한, 상기 반도체 집적회로는 내부 구성요소의 전기적 연결을 위한 금속 배선을 포함하지 않을 수 있다. 또한, 상기 절연 수단은 MEMS(Micro electro mechanical System)을 이용하여 제작될 수 있다.The metal wiring line may be fixed in the air gap by the contact means. In addition, the semiconductor integrated circuit may not include metal wires for electrical connection of internal components. In addition, the insulating means may be manufactured using a micro electro mechanical system (MEMS).

상기 인터포저의 면적은 상기 반도체 집적회로의 면적과 같고, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 본딩 수단을 통해 상기 PCB와 연결된다.The area of the interposer is equal to the area of the semiconductor integrated circuit, the interposer further comprises an external pad for connection with the PCB, the external pad being connected to the PCB via bonding means.

상기 인터포저의 면적은 상기 반도체 집적회로의 면적보다 크고, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 상기 인터포저와 상기 반도체 집적회로가 접합되고 남는 여유 면적에 형성되며, 본딩 수단을 통해 상기 PCB와 연결된다.The area of the interposer is larger than the area of the semiconductor integrated circuit, and the interposer further includes an external pad for connecting to the PCB, and the external pad has a free area remaining after the interposer and the semiconductor integrated circuit are bonded to each other. It is formed and connected to the PCB through the bonding means.

본 발명의 다른 특징에 의하면, 멀티칩 패키지는, 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저, 및 트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 다수개의 반도체 집적회로를 포함하며, 상기 인터포저는, 상기 다수개의 반도체 집적회로와 접합되며, 상기 접촉수단을 통해 상기 각 반도체 집적회로의 회로부와 연결된다.According to another aspect of the present invention, a multichip package includes a semiconductor substrate in which holes are formed at at least one position, a metal wiring line disposed in a hole formed in the semiconductor substrate, and an air gap around the metal wiring line. an interposer including insulating means insulated by air gap) and contact means formed on one side of the metal wiring line to fix the metal wiring line, and a circuit part including components such as a transistor, a capacitor, or a resistor; and And a plurality of semiconductor integrated circuits including pads for connecting the circuit portion and the contact means of the interposer, wherein the interposer is bonded to the plurality of semiconductor integrated circuits and the respective semiconductor integrated circuits are connected through the contact means. It is connected to the circuit part of the circuit.

본 발명의 다른 특징에 의하면, 반도체 소자의 인터포저 제작 방법은, 반도체 기판 상에 포토 레지스터를 형성하는 단계, 상기 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계, 상기 포토 레지스터를 제거하는 단계, 및 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계를 포함한다.According to another aspect of the invention, a method of manufacturing an interposer of a semiconductor device, forming a photoresist on a semiconductor substrate, forming a hole using the photoresist on the semiconductor substrate, removing the photoresist And forming the metal wiring inside the hole such that an air gap exists between the hole and the metal wiring.

본 발명의 또 다른 특징에 의하면, 반도체 소자의 인터포저 제작 방법은, 제1 반도체 기판 상에 포토 레지스터를 형성하는 단계, 상기 제1 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계, 상기 포토 레지스터를 제거하는 단계, 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계, 제2 반도체 기판 상에 포토 레지스터를 형성하는 단계, 상기 제2 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계, 상기 포토 레지스터를 제거하는 단계, 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계, 및 상기 제1 반도체 기판과 상기 제2 반도체 기판을 상기 금속 배선이 접합되도록 결합하는 단계를 포함한다.According to still another aspect of the present invention, a method of fabricating an interposer of a semiconductor device may include forming a photoresist on a first semiconductor substrate, forming a hole using the photoresist on the first semiconductor substrate, and Removing the photoresist, forming the metal wiring inside the hole such that an air gap exists between the hole and the metal wiring, forming a photoresist on the second semiconductor substrate, on the second semiconductor substrate Forming a hole using the photoresist, removing the photoresist, forming the metal wiring inside the hole such that an air gap exists between the hole and the metal wiring, and the first semiconductor substrate And coupling the second semiconductor substrate to the metal wires to be bonded to each other.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the advantages of the operability of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명에 따른 인터포저의 구조를 나타낸 구성도이다.3 is a block diagram showing the structure of an interposer according to the present invention.

도 3에 도시된 인터포저(30)는 반도체 기판(31), 금속 배선(32) 및 에어 갭(air gap; 33)을 포함한다. 즉, 금속 배선(32)과 반도체 기판(31) 사이 에어 갭(33)을 통해 반도체 기판(31)과 금속 배선(32) 사이를 절연시킨다. The interposer 30 shown in FIG. 3 includes a semiconductor substrate 31, a metal wiring 32, and an air gap 33. That is, the semiconductor substrate 31 and the metal wiring 32 are insulated through the air gap 33 between the metal wiring 32 and the semiconductor substrate 31.

한편, 공기(air)의 유전률 상수(ε)는 1로 매우 작은 유전률을 갖는다. 예를 들어, 종래의 층간 절연막의 재료인 SiO2 등은 유전률 상수(ε) 가 4 정도이지만, 에어(air)는 유전률 상수(ε)가 1 이므로, SiO2를 이용할 때보다 1/4 정도가 작다. 따라서, 종래의 인터포저를 이용했을 때보다 신호전달을 위한 동작 반응속도는 4배정도 빠르게 된다.On the other hand, the dielectric constant ε of air has a very small dielectric constant of 1. For example, SiO 2 , which is a material of a conventional interlayer insulating film, has a dielectric constant ε of about 4, but air has a dielectric constant ε of 1, which is about 1/4 of that of SiO 2 . small. Therefore, the operation response speed for signal transmission is about four times faster than when using the conventional interposer.

도 4는 본 발명에 따른 인터포저를 제작하는 과정을 나타낸 도면이다.4 is a diagram illustrating a process of manufacturing an interposer according to the present invention.

먼저, 도 4(a)에 도시된 바와 같이, 반도체 기판(41) 상에 산화막(42)을 덮고 나서, 도 4(b)에 도시된 바와 같이, 포토 레지스터(43)를 형성한다. 상기 포토 레지스터(43)는 금속 배선을 배치할 곳 이외에 장소에 형성된다. 그런 다음 도 4(c)에 보인 바와 같이, 에칭을 하여 홀(44)을 형성한다. 그리고, 상기 포토 레지스터(43)를 제거한다 (도 4(d)). 그리고 나서 홀(44) 내부에 금속 배선(45)을 형성한다. 일 실시예에서, 금속 배선(45)은 MEMS(Micro Electro Mechanical System)을 이용하여 형성할 수 있다. 이때 형성된 금속 배선(45)은 반도체 기판 (41)과 반도체 집적회로와의 전기적 연결을 위한 접촉 단자(미도시)에 고정될 수 있다.First, as shown in FIG. 4A, the oxide film 42 is covered on the semiconductor substrate 41, and then the photoresist 43 is formed as shown in FIG. 4B. The photoresist 43 is formed at a place other than where the metal wiring is to be arranged. Then, as shown in FIG. 4 (c), etching is performed to form the holes 44. Then, the photo register 43 is removed (Fig. 4 (d)). Then, the metal wiring 45 is formed in the hole 44. In one embodiment, the metal wire 45 may be formed using a micro electro mechanical system (MEMS). The metal wires 45 formed at this time may be fixed to contact terminals (not shown) for electrical connection between the semiconductor substrate 41 and the semiconductor integrated circuit.

그리고, 도 4(f)에 도시된 바와 같이, 동일한 방식으로 형성된 반도체 기판(46)을 반도체 기판(41)과 결합한다. 그 결과 반도체 기판(41, 46)과 금속 배선(45) 사이에 에어 갭(44)이 형성된다.As shown in FIG. 4F, the semiconductor substrate 46 formed in the same manner is combined with the semiconductor substrate 41. As a result, an air gap 44 is formed between the semiconductor substrates 41 and 46 and the metal wiring 45.

도 5는 본 발명에 따른 반도체 소자의 일 예를 나타낸 구성도이다.5 is a configuration diagram showing an example of a semiconductor device according to the present invention.

도 5(a)는 본 발명에 따른 인터포저(51)와 반도체 집적회로(52)의 결합 전 모습을 나타내며, 도 5(b)는 인터포저(51)와 반도체 집적회로(52)를 결합하여 만든 반도체 소자(50)를 나타낸다.FIG. 5 (a) shows a state before coupling of the interposer 51 and the semiconductor integrated circuit 52 according to the present invention, and FIG. 5 (b) shows the combination of the interposer 51 and the semiconductor integrated circuit 52. The created semiconductor element 50 is shown.

도 5(a)를 참조하면, 인터포저(51)는 반도체 기판(53), 에어 갭(54), 금속 배선(55) 및 접촉 수단(56)을 구비한다. 그리고 반도체 집적회로(52)도 접촉 수단(56)과의 결합을 위한 패드(57)를 구비한다.Referring to FIG. 5A, the interposer 51 includes a semiconductor substrate 53, an air gap 54, a metal wiring 55, and contact means 56. The semiconductor integrated circuit 52 also includes a pad 57 for coupling with the contact means 56.

인터포저(51)는 도 3을 참조하여 설명된 바와 같이, 금속 배선(55)과 반도체 기판(53) 사이에 에어 갭(54)을 절연층으로 사용하여, 절연층으로 인해 발생되는 커패시턴스 문제를 해결하였다.As described with reference to FIG. 3, the interposer 51 uses an air gap 54 as an insulating layer between the metal wiring 55 and the semiconductor substrate 53 to solve the capacitance problem caused by the insulating layer. Solved.

도 5(b)의 반도체 소자(50)는 인터포저(51)와 반도체 집적회로(52)를 결합하여 생성된다. 한편 반도체 집적회로(52)는 반도체 집적회로 내의 내부 구성요소 즉, 트랜지스터, 커패시턴스 및 저항들의 전기적 연결을 위한 내부 연결 배선을 포함하지 않고, 이들의 전기적 연결은 인터포저(51)의 금속 배선(55)을 통해 이루어진다.The semiconductor device 50 of FIG. 5B is formed by combining the interposer 51 and the semiconductor integrated circuit 52. Meanwhile, the semiconductor integrated circuit 52 does not include internal connection wires for electrical connection of internal components, that is, transistors, capacitances, and resistors in the semiconductor integrated circuits, and the electrical connection thereof is a metal wire 55 of the interposer 51. Through).

본 발명에 따른 반도체 소자(50)는 유전율이 낮은 에어 갭을 사용하여, 반도체 소자의 동작 반응 속도를 향상시킬 수 있다. 또한, 전기적 연결 배선을 인터포저(51)를 통해 구현하고, 반도체 집적회로(52)는 구성요소만을 배치하면 되기 때문에 반도체 소자의 제작이 용이하며, 고속으로 동작하는 반도체 소자의 제작비용을 절감할 수 있게 된다.The semiconductor device 50 according to the present invention can improve the operation reaction speed of the semiconductor device by using an air gap having a low dielectric constant. In addition, since the electrical connection wiring is implemented through the interposer 51 and the semiconductor integrated circuit 52 only needs to arrange the components, it is easy to manufacture the semiconductor device and reduce the manufacturing cost of the semiconductor device operating at high speed. It becomes possible.

도 6은 본 발명에 따른 멀티칩 패키지를 나타낸다.6 shows a multichip package according to the present invention.

도 6을 참조하면, 멀티칩 패키지(60)는 하나 이상의 반도체 칩(도 6의 예에서는 2개의 반도체 칩(61, 62))과 인터포저(63)를 연결하여 하나의 반도체 소자를 구성한다. 반도체 칩(61, 62)은 내부 전기적 연결 배선 구조를 갖지 않고 각각 트랜지스터, 커패시터, 저항 등의 구성요소만을 포함한다. 그리고, 각 반도체 칩 내부의 구성요소 사이의 전기적 연결 및 반도체 칩 사이의 전기적 연결은 인터포저(63) 내부의 금속 배선(65)을 통해 이루어진다. 그리고, 금속 배선(65)은 에어 갭(64)을 통해 다른 구성요소들과 절연되며, 접촉 수단(66)을 통해 인터포저(63) 및 반도체 칩(61, 62)에 고정된다. 접촉 수단(66)은 인터포저(61)의 금속 배선(65)과 반도체 칩(61, 62) 내부의 구성 요소를 전기적으로 연결하는 기능뿐만 아니라, 금속 배선을 고정시키는 역할을 수행할 수 있다.Referring to FIG. 6, the multichip package 60 connects one or more semiconductor chips (two semiconductor chips 61 and 62 in the example of FIG. 6) and the interposer 63 to form one semiconductor device. The semiconductor chips 61 and 62 do not have internal electrical connection wiring structures and include only components such as transistors, capacitors, and resistors, respectively. In addition, the electrical connection between the components inside each semiconductor chip and the electrical connection between the semiconductor chips are made through the metal wire 65 inside the interposer 63. In addition, the metal wiring 65 is insulated from other components through the air gap 64, and is fixed to the interposer 63 and the semiconductor chips 61 and 62 through the contact means 66. The contact means 66 may serve to electrically connect the metal lines 65 of the interposer 61 and the components inside the semiconductor chips 61 and 62, as well as to fix the metal lines.

도 6에 도시된 멀티칩 패키지(60)는 각 반도체 칩 사이의 연결을 인터포저를 통해 해결하므로, 칩과 칩 사이의 전기적 배선을 기판에 형성하는 것에 비해 멀티칩 패키지가 차지하는 면적을 현저하게 줄일 수 있다. The multi-chip package 60 shown in FIG. 6 solves the connection between each semiconductor chip through an interposer, thereby significantly reducing the area occupied by the multi-chip package as compared to forming electrical wiring between the chip and the chip on the substrate. Can be.

또한, 칩과 칩 사이의 전기적 배선으로 인해 발생하는 커패시턴스 문제가 발 생되지 않고, 인터포저 내의 금속 배선을 에어 갭을 통해 절연시킴으로써 절연층으로 인한 커패시턴스 로드를 현저히 줄일 수 있다. 따라서, 반도체 소자의 반응 속도가 향상되어 고속으로 동작할 수 있는 반도체 소자의 제작이 용이해진다.In addition, the capacitance problem caused by the electrical wiring between the chip does not occur, and the capacitance load due to the insulating layer can be significantly reduced by insulating the metal wiring in the interposer through the air gap. Therefore, the reaction speed of the semiconductor device is improved, and thus the fabrication of a semiconductor device capable of operating at high speed is facilitated.

도 7은 반도체 소자를 PCB에 연결하는 예를 나타낸 도면이다.7 is a diagram illustrating an example of connecting a semiconductor device to a PCB.

도 7(a)은 하나의 반도체 칩으로 구성된 반도체 소자를 PCB 에 연결하는 예를 나타내고, 도 7(b)은 멀티칩 패키지를 PCB에 연결하는 예를 나타낸다.FIG. 7 (a) shows an example of connecting a semiconductor device composed of one semiconductor chip to a PCB, and FIG. 7 (b) shows an example of connecting a multichip package to a PCB.

도 7(a)을 참조하면, 인터포저(51)는 반도체 집적회로(52)보다 접촉 면적이 크게 만들어진다. 그리고, 인터포저(51)와 반도체 집적회로(52)가 접촉되고 남는 면적 상에 외부 패드(73)를 구비한다. 그리고, 상기 외부 패드(73)는 본딩 와이어(74)를 통해 PCB 상의 접촉 패드(72)와 연결된다. Referring to FIG. 7A, the interposer 51 has a larger contact area than the semiconductor integrated circuit 52. The external pad 73 is provided on the area remaining between the interposer 51 and the semiconductor integrated circuit 52. In addition, the external pad 73 is connected to the contact pad 72 on the PCB through the bonding wire 74.

도 7(b)에서도 마찬가지로, 인터포저(63)는 2 개의 반도체 칩(61, 62)보다 더 큰 면적을 갖는다. 그리고, 인터포저(63) 상에 형성되는 외부 패드(73)는 상기 반도체 칩(61, 62)과 결합하는 면적 이외의 장소에 형성된다. 상기 외부 패드(73)는 본딩 와이어(74)를 통해 PCB 상의 접촉 패드(72)와 연결된다. Similarly in FIG. 7B, the interposer 63 has a larger area than the two semiconductor chips 61 and 62. In addition, the external pads 73 formed on the interposer 63 are formed at a place other than the area where the semiconductor chips 61 and 62 are coupled. The outer pad 73 is connected to the contact pads 72 on the PCB via bonding wires 74.

도 8은 반도체 소자를 PCB에 연결하는 다른 예를 나타낸 도면이다.8 is a diagram illustrating another example of connecting a semiconductor device to a PCB.

도 8(a)은 하나의 반도체 칩으로 구성된 반도체 소자를 PCB에 연결하는 예를 나타내고, 도 8(b)은 멀티칩 패키지를 PCB에 연결하는 예를 나타낸다.FIG. 8 (a) shows an example of connecting a semiconductor device composed of one semiconductor chip to a PCB, and FIG. 8 (b) shows an example of connecting a multichip package to a PCB.

도 8(a)을 참조하면, 인터포저(51)는 반도체 집적회로(52)와 같은 면적으로 만들어져 반도체 집적회로(52)와 결합된다. 그리고, 인터포저(51)와 PCB(71)이 접촉하는 곳에 외부 패드(81)를 구비한다. 상기 외부 패드(81)는 PCB(71) 상의 접촉 패드(82)와 직접 연결된다. 상기 외부 패드(81)는 볼 그리드 어레이 일 수 있다.Referring to FIG. 8A, the interposer 51 is made of the same area as the semiconductor integrated circuit 52 and coupled with the semiconductor integrated circuit 52. The external pad 81 is provided where the interposer 51 and the PCB 71 contact each other. The outer pad 81 is directly connected to the contact pad 82 on the PCB 71. The external pad 81 may be a ball grid array.

도 8(b)에서도 마찬가지로, 인터포저(63)는 2 개의 반도체 칩(61, 62)의 면적과 같은 면적을 갖고 결합된다. 그리고, 인터포저(63)와 PCB(71)이 접촉하는 곳에 외부 패드(81)를 구비한다. 상기 외부 패드(81)는 PCB(71) 상의 접촉 패드(82)와 직접 연결된다. 상기 외부 패드(81)는 볼 그리드 어레이 일 수 있다.Similarly in FIG. 8B, the interposer 63 is coupled with the same area as that of the two semiconductor chips 61 and 62. The external pad 81 is provided where the interposer 63 and the PCB 71 are in contact with each other. The outer pad 81 is directly connected to the contact pad 82 on the PCB 71. The external pad 81 may be a ball grid array.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. . Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명에 따른 반도체 소자의 인터포저에 따르면, 인터포저 내의 금속 배선을 둘러싸는 절연층으로 유전률이 매우 낮은 에어 갭을 이용함으로써 종래의 층간 절연막(SiO2)을 이용할 때보다 훨씬 낮은 커패시턴스를 갖는다. 따라서, 반도체 소자의 동작 반응 속도를 향상시킬 수 있고, 고속으로 동작하는 반도체 소자의 개발에 도움이 된다.According to the interposer of the semiconductor device according to the present invention, by using an air gap having a very low dielectric constant as the insulating layer surrounding the metal wiring in the interposer, it has much lower capacitance than when using a conventional interlayer insulating film (SiO 2 ). Therefore, the operation reaction speed of a semiconductor element can be improved and it is helpful for the development of the semiconductor element which operates at high speed.

또한, 본 발명에 따른 반도체 소자는 유전율이 낮은 에어 갭을 사용하여, 반도체 소자의 반응 속도를 향상시킬 수 있다. 또한, 전기적 연결 배선을 인터포저를 통해 구현하고, 반도체 집적회로는 구성요소만을 배치하면 되기 때문에 반도체 소자의 제작이 용이하며, 반도체 소자의 제작비용을 절감할 수 있게 된다.In addition, the semiconductor device according to the present invention can improve the reaction speed of the semiconductor device by using an air gap having a low dielectric constant. In addition, since the electrical connection wiring is implemented through the interposer and the semiconductor integrated circuit only needs to arrange the components, it is easy to manufacture the semiconductor device and reduce the manufacturing cost of the semiconductor device.

그리고, 본 발명에 따른 멀티칩 패키지는, 각 반도체 칩 사이의 연결을 인터포저를 통해 해결하므로, 칩과 칩 사이의 전기적 배선을 기판에 형성하는 것에 비해 멀티칩 패키지가 차지하는 면적을 현저하게 줄일 수 있다. 또한, 칩과 칩 사이의 전기적 배선으로 인해 발생하는 커패시턴스 문제가 발생되지 않고, 인터포저 내의 금속 배선을 에어 갭을 통해 절연시킴으로써 절연층으로 인한 커패시턴스 로드를 현저히 줄일 수 있다. 따라서, 반도체 소자의 동작 반응 속도가 향상되어 고속으로 동작할 수 있는 반도체 소자의 제작이 용이해진다.In addition, the multichip package according to the present invention solves the connection between each semiconductor chip through an interposer, so that the area occupied by the multichip package can be significantly reduced as compared to forming the electrical wiring between the chip and the chip on the substrate. have. In addition, the capacitance problem caused by the electrical wiring between the chip is not generated, and the capacitance load due to the insulating layer can be significantly reduced by insulating the metal wiring in the interposer through the air gap. As a result, the operation reaction speed of the semiconductor device is improved, and fabrication of a semiconductor device capable of operating at high speed is facilitated.

Claims (23)

적어도 하나의 위치에서 홀이 형성되는 반도체 기판;A semiconductor substrate having holes formed in at least one position; 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인;A metal wiring line disposed in a hole formed in the semiconductor substrate; 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단; 및Insulating means insulated around the metal wiring line with an air gap; And 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하며, 상기 금속 배선라인과 외부의 반도체 집적회로를 전기적으로 연결하는 접촉수단을 구비하는 것을 특징으로 하는 반도체 장치의 인터포저.And a contact means formed on one side of the metal wiring line to fix the metal wiring line and electrically connecting the metal wiring line to an external semiconductor integrated circuit. 제 1 항에 있어서,The method of claim 1, 상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정되는 것을 특징으로 하는 반도체 장치의 인터포저.And the metal wiring line is fixed in the air gap by the contact means. 제 1 항에 있어서,The method of claim 1, 상기 절연 수단은 MEMS(Micro Electro Mechanical System)을 이용하여 제작되는 것을 특징으로 하는 인터포저.The insulating means is an interposer, characterized in that the manufacturing using the MEMS (Micro Electro Mechanical System). 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저; 및A semiconductor substrate in which a hole is formed at at least one position, a metal wiring line disposed in a hole formed in the semiconductor substrate, insulating means and the metal wiring line insulated by an air gap around the metal wiring line An interposer formed on one side of the interposer including contact means for fixing the metal wiring line; And 트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 반도체 집적회로를 구비하며, A semiconductor integrated circuit including a circuit unit including a component such as a transistor, a capacitor, or a resistor, and a pad for connecting the circuit unit and the contact means of the interposer, 상기 접촉수단 및 상기 패드를 통하여, 상기 금속 배선라인과 상기 반도체 집적회로가 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.And the metal wiring line and the semiconductor integrated circuit are electrically connected through the contact means and the pad. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정되는 것을 특징으로 하는 반도체 소자.And the metal wiring line is fixed in the air gap by the contact means. 제 4 항에 있어서,The method of claim 4, wherein 상기 반도체 집적회로는 내부 구성요소의 전기적 연결을 위한 금속 배선을 포함하지 않는 것을 특징으로 하는 반도체 소자.And the semiconductor integrated circuit does not include metal wires for electrical connection of internal components. 제 4 항에 있어서,The method of claim 4, wherein 상기 인터포저의 면적은 상기 반도체 집적회로의 면적과 같은 것을 특징으로 하는 반도체 소자.The area of the interposer is the same as the area of the semiconductor integrated circuit. 제 7 항에 있어서,The method of claim 7, wherein 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 반도체 소자.The interposer further comprises an external pad for connecting with the PCB, wherein the external pad is connected to the PCB via bonding means. 제 4 항에 있어서,The method of claim 4, wherein 상기 인터포저의 면적은 상기 반도체 집적회로의 면적보다 큰 것을 특징으로 하는 반도체 소자.The area of the interposer is larger than the area of the semiconductor integrated circuit. 제 9 항에 있어서,The method of claim 9, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 상기 인터포저와 상기 반도체 집적회로가 접합되고 남는 여유 면적에 형성되며, 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 반도체 소자.The interposer further includes an external pad for connecting to the PCB, wherein the external pad is formed in a free area remaining after the interposer and the semiconductor integrated circuit are bonded to each other, and is connected to the PCB through bonding means. Semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 절연 수단은 MEMS(Micro Electro Mechanical System)을 이용하여 제작되는 것을 특징으로 하는 반도체 소자.The insulating means is a semiconductor device, characterized in that the manufacturing using the MEMS (Micro Electro Mechanical System). 적어도 하나의 위치에서 홀이 형성되는 반도체 기판과, 상기 반도체 기판에 형성된 홀 내부에 배치되는 금속 배선 라인과, 상기 금속 배선 라인 주위를 에어 갭(air gap)으로 절연시킨 절연 수단 및 상기 금속 배선 라인의 일측에 형성되어 상기 금속 배선 라인을 고정하는 접촉수단을 포함하는 인터포저; 및A semiconductor substrate in which a hole is formed at at least one position, a metal wiring line disposed in a hole formed in the semiconductor substrate, insulating means and the metal wiring line insulated by an air gap around the metal wiring line An interposer formed on one side of the interposer including contact means for fixing the metal wiring line; And 트랜지스터, 커패시터, 또는 저항 등의 구성요소를 포함하는 회로부, 및 상기 회로부와 상기 인터포저의 접촉수단을 연결하기 위한 패드를 포함하는 다수개의 반도체 집적회로를 포함하며, A plurality of semiconductor integrated circuits including a circuit portion including a component such as a transistor, a capacitor, or a resistor, and a pad for connecting the circuit portion and a contact means of the interposer, 상기 인터포저는, 상기 다수개의 반도체 집적회로와 접합되며, 상기 접촉수단을 통하여 상기 각 반도체 집적회로의 회로부와 전기적으로 연결되는 것을 특징으로 하는 멀티칩 패키지.The interposer is bonded to the plurality of semiconductor integrated circuits, and the multi-chip package, characterized in that electrically connected to the circuit portion of each semiconductor integrated circuit through the contact means. 제 12 항에 있어서,The method of claim 12, 상기 금속 배선 라인은 상기 접촉 수단으로 상기 에어 갭 내에 고정되는 것을 특징으로 하는 멀티칩 패키지.And the metal wiring line is fixed in the air gap by the contact means. 제 12 항에 있어서,The method of claim 12, 상기 반도체 집적회로는 내부 구성요소의 전기적 연결을 위한 금속 배선을 포함하지 않는 것을 특징으로 하는 멀티칩 패키지.And the semiconductor integrated circuit does not include metal wires for electrical connection of internal components. 제 12 항에 있어서,The method of claim 12, 상기 인터포저의 면적은 상기 반도체 집적회로의 면적과 같은 것을 특징으로 하는 멀티칩 패키지.The area of the interposer is the same as the area of the semiconductor integrated circuit. 제 15 항에 있어서,The method of claim 15, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 멀티칩 패키지.The interposer further comprises an external pad for connection with the PCB, wherein the external pad is connected to the PCB via bonding means. 제 12 항에 있어서,The method of claim 12, 상기 인터포저의 면적은 상기 반도체 집적회로의 면적보다 큰 것을 특징으로 하는 멀티칩 패키지.The area of the interposer is larger than the area of the semiconductor integrated circuit. 제 17 항에 있어서,The method of claim 17, 상기 인터포저는 PCB 와의 연결을 위한 외부 패드를 더 포함하고, 상기 외부 패드는 상기 인터포저와 상기 반도체 집적회로가 접합되고 남는 여유 면적에 형성되며, 본딩 수단을 통해 상기 PCB와 연결되는 것을 특징으로 하는 멀티칩 패키지.The interposer further includes an external pad for connecting to the PCB, wherein the external pad is formed in a free area remaining after the interposer and the semiconductor integrated circuit are bonded to each other, and is connected to the PCB through bonding means. Multichip package. 제 12 항에 있어서,The method of claim 12, 상기 절연 수단은 MEMS(Micro Electro Mechanical System)을 이용하여 제작되는 것을 특징으로 하는 멀티칩 패키지.The insulation means is a multi-chip package, characterized in that produced using the MEMS (Micro Electro Mechanical System). 반도체 소자의 인터포저 제작 방법에 있어서,In the interposer manufacturing method of a semiconductor device, 반도체 기판 상에 포토 레지스터를 형성하는 단계;Forming a photoresist on the semiconductor substrate; 상기 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계;Forming a hole on the semiconductor substrate using the photoresist; 상기 포토 레지스터를 제거하는 단계; 및Removing the photo register; And 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금 속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 제작 방법.And forming the metal wiring inside the hole such that an air gap exists between the hole and the metal wiring. 제 20 항에 있어서,The method of claim 20, 상기 금속 배선 형성 단계는 MEMS를 이용하여 상기 금속 배선을 상기 홀 내부에 형성하는 것을 특징으로 하는 제작 방법.The metal wiring forming step is characterized in that for forming the metal wiring in the hole using a MEMS. 반도체 소자의 인터포저 제작 방법에 있어서,In the interposer manufacturing method of a semiconductor device, 제1 반도체 기판 상에 포토 레지스터를 형성하는 단계;Forming a photoresist on the first semiconductor substrate; 상기 제1 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계;Forming a hole on the first semiconductor substrate using the photoresist; 상기 포토 레지스터를 제거하는 단계;Removing the photo register; 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계;Forming the metal wiring inside the hole such that an air gap exists between the hole and the metal wiring; 제2 반도체 기판 상에 포토 레지스터를 형성하는 단계;Forming a photoresist on the second semiconductor substrate; 상기 제2 반도체 기판 상에서 상기 포토 레지스터를 이용하여 홀을 형성하는 단계;Forming a hole on the second semiconductor substrate using the photoresist; 상기 포토 레지스터를 제거하는 단계;Removing the photo register; 상기 홀과 금속 배선 사이에 에어 갭이 존재하도록 상기 홀 내부에 상기 금속 배선을 형성하는 단계; 및Forming the metal wiring inside the hole such that an air gap exists between the hole and the metal wiring; And 상기 제1 반도체 기판과 상기 제2 반도체 기판을 상기 금속 배선이 접합되도 록 결합하는 단계를 포함하는 것을 특징으로 하는 제작 방법.And coupling the first semiconductor substrate and the second semiconductor substrate such that the metal wires are bonded to each other. 제 22 항에 있어서,The method of claim 22, 상기 금속 배선 형성 단계는 MEMS를 이용하여 상기 금속 배선을 상기 홀 내부에 형성하는 것을 특징으로 하는 제작 방법.The metal wiring forming step is characterized in that for forming the metal wiring in the hole using a MEMS.
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