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KR100705840B1 - 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법 - Google Patents

플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법 Download PDF

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KR100705840B1
KR100705840B1 KR1020050063487A KR20050063487A KR100705840B1 KR 100705840 B1 KR100705840 B1 KR 100705840B1 KR 1020050063487 A KR1020050063487 A KR 1020050063487A KR 20050063487 A KR20050063487 A KR 20050063487A KR 100705840 B1 KR100705840 B1 KR 100705840B1
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Abstract

본 발명은 롱갭 구조의 PDP를 효율적으로 구동시키기 위한 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법에 관한 것이다. 본 발명은, 네거티브 서스테인 전압(-Vs)을 사용하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 서스테인 구간에서 각각의 스캔 전극(Y)과 서스테인 전극(Z)에 네거티브 서스테인 전압(-Vs) ~ 그라운드 레벨(GND) 전압을 교대로 인가하되, 상기 서스테인 전극(Z)에 먼저 네거티브 서스테인 전압(-Vs)을 인가하는 것을 특징으로 한다. 상기 각각의 스캔 전극(Y)과 서스테인 전극(Z)은 소정거리 이상의 간격을 갖는 롱갭(long gap) 구조인 것이 바람직하다. 따라서, 본 발명은 종래의 네거티브 서스테인 구동보다 현저히 낮은 -Vs전압으로 구동이 가능하다. 또한, PDP의 구동 전압을 낮춤으로써 소비전력을 낮추고 전력대비 효율을 높이며, 더욱 낮은 저전력으로 구동 하도록 하여 특히, 전극 간격이 대략 100㎛ 이상인 롱갭 구조의 PDP를 효율적, 안정적으로 구동시킬 수 있다.
플라즈마, 패널, 네거티브, 서스테인, 구동, 롱갭 구조

Description

플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법{Negative Sustain Driving Method for Plasma Display Panel}
도 1은 종래 3전극 교류 면방전형 PDP의 구조를 나타낸 사시도.
도 2는 종래 선택적 쓰기 방식의 구동방법에 따른 PDP의 구동을 나타낸 파형도.
도 3은 종래 서스테인 구간에서의 네거티브 서스테인 구동을 나타낸 파형도.
도 4는 본 발명 서스테인 구간에서의 네거티브 서스테인 구동을 나타낸 파형도.
도 5는 본 발명에 따른 네거티브 서스테인 구동 방법의 일실시예를 나타낸 파형도.
도 6은 본 발명에 따른 네거티브 서스테인 구동 방법의 다른실시예를 나타낸 파형도.
본 발명은 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로, 더욱 상세하게는 롱갭 구조의 PDP를 효율적으로 구동시키기 위한 플라즈마 디스플레이 패널 의 네거티브 서스테인 구동 방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다.
도 1은 종래 3전극 교류 면방전형 PDP의 구조를 나타낸 사시도이다.
도 1에 도시된 바에 의하면, 3전극 교류 면방전형 PDP는 상부기판(10) 상에 형성된 스캔 전극(11) 및 서스테인 전극(12)과, 하부기판(20) 상에 형성된 어드레스 전극(22)을 구비한다.
스캔 전극(11)과 서스테인 전극(12) 각각은 투명전극 예를 들면, 인듐틴 옥사이드(Indium-Tin-Oxide : ITO)(11a,12a)로 형성된다. 스캔 전극(11)과 서스테인 전극(12) 각각에는 저항을 줄이기 위한 금속버스전극(11b,12b)이 형성된다. 스캔 전극(11)과 서스테인 전극(12)이 형성된 상부기판(10)에는 상부 유전체 층(13a)과 보호막(14)이 적층된다.
상부 유전체 층(13a)에는 플라즈마 방전시 발생된 벽전하가 축적된다.
보호막(14)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체 층(13a)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(14)으로는 통상 산화마그네슘(MgO)이 이용된다.
한편, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체 층(13b), 격벽(21)이 형성되며, 하부 유전체 층(13b)과 격벽(21)의 표면에는 형광체 층(23)이 도포된다.
어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 격벽(21)은 어드레스 전극(22)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체층(23)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다.
상/하부기판(10,20)과 격벽(21) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이와 같은 PDP의 구동방법은 어드레스 기간에 어드레스 방전에 의해 선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing)방식과 선택적 소거(Selective erasing)방식으로 대별된다.
상기 선택적 쓰기 방식의 구동방식은 리셋기간에 전화면을 턴-오프(Turn-Off)시킨 후, 어드레스 기간에 선택된 방전 셀들을 턴-온(Turn-On)시키게 된다.
이어서 서스테인 기간에는 어드레스 방전에 의해 선택된 방전 셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다.
도 2는 종래 선택적 쓰기 방식의 구동방법에 따른 PDP의 구동파형을 나타낸 도이다.
도 2에 도시된 바에 의하면, PDP는 전 화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간, 벽전하를 소거시키는 소거구간으로 나뉘어 구동된다.
리셋구간에 있어서, 셋업 기간에는 모든 스캔 전극(Y)에 상승 램프파형이 동 시에 인가된다. 이 상승 램프파형에 의해 전 화면의 셀들 내에는 방전이 일어난다.
상기 셋업 방전에 의해 어드레스 전극(A)과 서스테인 전극(Z)상에는 양(+)극성 벽전하가 쌓이게 되며, 스캔 전극(Y)상에는 음(-)극성의 벽전하가 쌓이게 된다.
셋 다운 구간에는 상승 램프파형이 공급된 후, 상승 램프파형의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 기저전압(GND) 또는 부극성의 특정 전압레벨까지 떨어지는 하강 램프파형이 셀들 내에 미약한 소거방전을 일으킴으로써 과도하게 형성된 벽 전하를 일부 소거시키게 된다.
상기 셋 다운방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스 구간에는 음(-)극성 스캔 펄스(Scan)가 스캔 전극(Y)에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극(A)에 양(+)극성의 데이터펄스(data)가 인가된다.
상기 스캔 펄스와 데이터 펄스의 전압 차와 초기화기간에 생성된 벽 전압이 더해지면서 데이터펄스가 인가되는 셀 내에는 어드레스 방전이 발생된다.
어드레스방전에 의해 선택된 셀들 내에는 서스테인 전압이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.
서스테인 전극(Z)에는 셋다운 기간과 어드레스기간 동안에 스캔 전극(Y)과의 전압차를 줄여 스캔 전극(Y)과의 오방전이 일어나지 않도록 양(+)극성 직류전압이 공급된다.
서스테인 기간에는 스캔 전극(Y)과 서스테인 전극(Z)에 교번적으로 서스테인 펄스가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
상기 스캔 전극(Y)에서 서스테인 방전이 완료된 후에는 램프파형이 서스테인 전극(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다.
상기와 같은 플라즈마 디스플레이 패널의 구동방식의 경우 패널의 방전을 위하여 고전압의 서스테인 펄스를 사용하고 있다. 도 2에 도시된 바와 같이 그라운드 전압을 기준으로 +Vs전압을 사용하고 있다. 이와 같은 고전압을 사용하여 방전을 개시하고, 유지할 경우 고전압의 FET를 필요로 하게 된다.
고전압 FET의 사용은 PDP의 가격 상승의 주요 요인이 되며, 고전압상에서의 PDP 구동시 구동오류를 발생하여 오방전이 발생할 가능성이 높다. 따라서, PDP의 구동 전압을 낮추고, 저전력하에서의 정상적인 구동을 위한 다양한 연구가 진행되고 있다.
저전력을 이용한 PDP 구동 방식으로 네거티브 서스테인 방식(negative sustain)이 있다.
도 3은 종래 네거티브 서스테인 방식의 구동 파형을 나타낸 도이다.
종래 네거티브 서스테인 구동의 경우 Y전극과 Z전극의 면방전에 앞서 Y전극 또는 Z전극과 A전극 사이에 대향 방전이 발생한다. 상기 대향 방전에 의해 발생한 전하들이 시드(seed)가 되어 면방전으로 이어지게 된다.
네거티브 서스테인 구동의 경우 상판 전극(Y전극, Z전극)에 음(-)의 전압이 인가되고, A전극에 그라운드 전압이 인가되므로 양(+)의 전하들이 상판 전극 방향으로 이동하게 되어 상판의 MgO보호막과 충돌하고 이로 인해 2차전자가 방출하게 된다. 이 2차전자가 다음에 일어나는 면방전에 영향을 미치게 되고, 면방전의 시드(seed) 역할을 하여 보다 원활한 방전이 일어나게 된다.
이와 같이 상판전극과 A전극의 전압차로 인해 상판 전극과 A전극 사이에 대향 방전이 발생하게 되고, 이 대향 방전으로 인한 2차전자 방출효과의 증대로 인하여 면방전이 더욱 원활하게 일어날 수 있게 된다.
그러나, 이러한 종래의 네거티브 서스테인 구동 방법은, 특히 전극 간격이 넓은 PDP구조에 효과적으로 구동시키기 어렵다. 즉, 현재 대부분의 상용화된 PDP 제품의 전극 간격은 대체로 50~100㎛ 정도인데, 최근에는 방전효율을 증가시키고, 구동 특성의 안정화를 위해 전극 간격이 대략 100㎛ 이상인 롱갭(long gap) 구조를 이용한다. 이때, 종래의 네거티브 서스테인 구동 방법을 적용할 경우 서스테인 전압을 기준전압 이하로 낮출 수 없으며, 롱갭 구조의 PDP를 효율적 또는 안정적으로 구동시키기 어려운 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점들을 해결하기 위한 것으로, PDP의 구동 전압을 낮춤으로써 소비전력을 낮추고 전력대비 효율을 높이며, 더욱 낮은 저전력으로 구동 가능토록 하여 특히, 롱갭 구조의 PDP를 효율적, 안정적으로 구동시키기 위한 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법은, 네거티브 서스테인 전압(-Vs)을 사용하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 리셋구간의 셋업 구간에 스캔전극에 상승파형을 인가하고, 상기 스캔전극에 상승파형이 인가되는 동안 상기 상승 파형의 전압크기보다 낮은 전압을 갖는 상승파형을 서스테인 전극에 인가하고, 서스테인 구간에 스캔 전극(Y)과 서스테인 전극(Z)에 네거티브 서스테인 전압(-Vs) ~ 그라운드 레벨(GND) 전압을 교대로 인가하되, 상기 서스테인 전극(Z)에 먼저 네거티브 서스테인 전압(-Vs)을 인가하는 것을 특징으로 한다.
상기 스캔 전극(Y)과 서스테인 전극(Z)은 소정거리 이상의 간격을 갖는 롱갭(long gap) 구조인 것을 특징으로 한다.
상기 리셋구간에 상기 스캔 전극(Y)과 서스테인 전극(Z)에 인가되는 상승 파형은 동일 극성을 갖는 것을 특징으로 한다.
상기 스캔 전극(Y)과 서스테인 전극(Z)에 인가된 상승 파형의 전압은 포지티브 전압인 것을 특징으로 한다.
상기 리셋구간의 셋 다운 구간에 상기 스캔 전극(Y)에 하강 파형이 인가되고, 상기 스캔전극에 하강 파형이 인가되는 동안 상기 하강 파형의 전압 크기보다 작은 전압을 갖는 하강 파형이 상기 서스테인 전극(Z)에 인가되는 것을 특징으로 한다.
상기 하강 파형의 기울기는 2V/㎛ 이하인 것을 특징으로 한다.
상기 스캔전극(Y)에 인가되는 하강파형의 기울기는 상기 서스테인 전극(Z)에 인가되는 하강파형의 기울기보다 더 큰 것을 특징으로 한다.
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이하에서는 본 발명에 따른 구체적인 실시예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명 서스테인 구간에서의 네거티브 서스테인 구동을 나타낸 파형도이다.
도시된 바와 같이, 본 발명은 네거티브 서스테인 전압(-Vs)을 사용하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 서스테인 구간에서 각각의 스캔 전극(Y)과 서스테인 전극(Z)에 네거티브 서스테인 전압(-Vs) ~ 그라운드 레벨(GND) 전압을 교대로 인가하되, 상기 서스테인 전극(Z)에 먼저 네거티브 서스테인 전압(-Vs)을 인가한다. 상기 네거티브 서스테인 전압은, -160V ~ - 200V인 것이 가능하다.
즉, 본 발명은 도 4에 나타낸 바와 같이, 서스테인(sustain) 구간에서 서스테인 전압의 극성을 네거티브 바이어스(negative bias)를 인가하는 것이며, 특히 공통 서스테인 전극(Z)에 먼저 서스테인 전압을 인가하는 것이다.
이것은 어드레싱이 끝난 후에 형성되는 벽전하의 극성을 고려한 것으로 공통 서스테인 전극(Z) 쪽에 전자들이 벽전하로 형성됨을 암시한다.
이때, 상기 각각의 스캔 전극(Y)과 서스테인 전극(Z)은 소정거리 대략 100㎛ 이상의 간격을 갖는 롱갭(long gap) 구조일 때 더욱 효과적이다.
따라서, 도 4에 도시된 바와 같은 본 발명의 파형을 적용함으로써, 종래의 구동 파형에 비해 최소 서스테인 전압을 더욱 낮출 수 있다.
도 5는 본 발명에 따른 네거티브 서스테인 구동 방법의 일실시예를 나타낸 파형도이다.
도시된 바와 같이, 본 발명의 리셋구간의 셋업 구간에서 스캔전극에 상승 파형을 인가하고, 스캔전극에 상승파형이 인가되는 동안 서스테인 전극에 동일 극성의 상승파형이 인가된다. 이때, 상기 스캔 전극(Y)과 서스테인 전극(Z)에 인가된 상승파형의 전압은 포지티브 전압이다.
즉, 네거티브 바이어스(negative bias)로 서스테인하는 구동파형의 리셋 구간, 특히 셋업 구간에서 스캔 전극(Y)과 서스테인 전극(Z)에 인가되는 상승파형의 극성을 동일하게 함으로써 두 전극(Y)(Z) 사이에서의 방전은 억제되고, 두 전극과 어드레스 전극(A) 사이의 대향 방전이 일어나기가 쉬워진다.
삭제
또한, 상기 리셋구간에서 상기 각각의 스캔 전극(Y)과 서스테인 전극(Z)에 인가되는 상승파형의 전압은, 상기 스캔 전극(Y)에 인가되는 상승파형의 전압(a)이 상기 서스테인 전극(Z)에 인가되는 상승파형의 전압(b)보다 크다(a > b).
따라서, 앞에서 언급한 리셋 구간 중, 특히 셋업 구간에서 스캔 전극(Y)과 서스테인 전극(Z)에 같은 극성의 전압이 인가될 때, 스캔 전극(Y)에 인가되는 전압의 크기가 서스테인 전극(Z)에 인가되는 전압의 크기보다 큰 것을 특징으로 한다.
이것을 도 5의 셋업 구간에 화살표의 크기로 나타내었다. 이렇게 하는 것은 셋업 구간에 대향 방전에 의한 벽전하를 축적하는 과정에서 서스테인 전극(Z) 쪽에 너무 많은 벽전하를 축적하는 것이 오방전을 일으킬 수 있기 때문에 서스테인 전극(Z)에 축적되는 벽전하의 양을 조절하기 위한 것이다.
도 6은 본 발명에 따른 네거티브 서스테인 구동 방법의 다른실시예를 나타낸 파형도이다.
도시된 바와 같이, 본 발명은 리셋구간 중 셋 다운구간에 하강 파형을 스캔전극(Y)에 인가하고, 스캔전극에 하강파형이 인가되는 동안 상기 하강파형의 전압보다 작은 전압을 갖는 하강파형을 서스테인 전극(Z)에 인가한다.
이때, 전술한 바와 같이, 본 발명의 리셋구간 중 셋 업구간에 상기 스캔전극과 서스테인 전극에는 도 5에서와 같이 동일 극성의 상승파형을 인가한다. 이 경우, 도면엔 도시되어 있지 않지만 스캔전극에 인가되는 상승파형의 전압크기는 서스테인 전극에 인가되는 상승파형의 전압크기보다 더 클 수 있다.
스캔전극에 인가되는 하강파형의 기울기(c)는 서스테인 전극에 인가되는 하강파형의 기울기(d)보다 더 크다.
삭제
이렇게 함으로써, 서스테인 전극(Z) 쪽의 벽전하 조절을 더욱 미세하게 하는 것이 가능하고, 이로 인해 충분한 구동마진을 얻을 수 있다. 또한 저전력을 이용해 보다 안정적인 구동이 가능하게 된다.
또한, 상기 하강 파형의 기울기는 2V/㎲ 이하인 것이 바람직하다.
이와 같이 네거티브 서스테인 전압(-Vs)을 사용하여 리셋구간 동안 리셋방전을 발생하는 것이 가능하므로, 종래의 고전압을 사용하는 리셋방전보다 소비전력을 보다 효율적으로 절감하는 것이 가능하다.
또한, 고전압으로 인한 패널 내부의 무효전력발생을 방지하는 것도 가능하므로, 보다 효율적인 플라즈마 디스플레이 패널을 구성하는 것이 가능하다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서와 같이 본 발명은 종래의 네거티브 서스테인 구동보다 현저히 낮은 -Vs전압으로 구동이 가능하다. 또한, PDP의 구동 전압을 낮춤으로써 소비전력을 낮추고 전력대비 효율을 높이며, 더욱 낮은 저전력으로 구동 하도록 하여 특히, 전극 간격이 대략 100㎛ 이상인 롱갭 구조의 PDP를 효율적, 안정적으로 구동시킬 수 있는 효과가 있다.

Claims (8)

  1. 네거티브 서스테인 전압(-Vs)을 사용하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    리셋구간의 셋업 구간에 스캔전극에 상승파형을 인가하고,
    상기 스캔전극에 상승파형이 인가되는 동안 상기 상승 파형의 전압크기보다 낮은 전압을 갖는 상승파형을 서스테인 전극에 인가하고,
    서스테인 구간에 스캔 전극(Y)과 서스테인 전극(Z)에 네거티브 서스테인 전압(-Vs) ~ 그라운드 레벨(GND) 전압을 교대로 인가하되, 상기 서스테인 전극(Z)에 먼저 네거티브 서스테인 전압(-Vs)을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법.
  2. 제 1 항에 있어서,
    상기 스캔 전극(Y)과 서스테인 전극(Z)은 소정거리 이상의 간격을 갖는 롱갭(long gap) 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법.
  3. 제 1 항에 있어서,
    상기 리셋구간에 상기 스캔 전극(Y)과 서스테인 전극(Z)에 인가되는 상승 파형은 동일 극성을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법.
  4. 제 3 항에 있어서,
    상기 스캔 전극(Y)과 서스테인 전극(Z)에 인가된 상승 파형의 전압은 포지티브 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 리셋구간의 셋 다운 구간에 상기 스캔 전극(Y)에 하강 파형이 인가되고,
    상기 스캔전극에 하강 파형이 인가되는 동안 상기 하강 파형의 전압 크기보다 작은 전압을 갖는 하강 파형이 상기 서스테인 전극(Z)에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동방법.
  7. 제 6 항에 있어서,
    상기 하강 파형의 기울기는 2V/㎛ 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법.
  8. 제 6항에 있어서,
    상기 스캔전극(Y)에 인가되는 하강파형의 기울기는 상기 서스테인 전극(Z)에 인가되는 하강파형의 기울기보다 더 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 네거티브 서스테인 구동 방법.
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