[go: up one dir, main page]

KR100703973B1 - 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 - Google Patents

이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 Download PDF

Info

Publication number
KR100703973B1
KR100703973B1 KR1020050066007A KR20050066007A KR100703973B1 KR 100703973 B1 KR100703973 B1 KR 100703973B1 KR 1020050066007 A KR1020050066007 A KR 1020050066007A KR 20050066007 A KR20050066007 A KR 20050066007A KR 100703973 B1 KR100703973 B1 KR 100703973B1
Authority
KR
South Korea
Prior art keywords
layer
barrier layer
wiring
metal
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020050066007A
Other languages
English (en)
Other versions
KR20070010979A (ko
Inventor
오준환
맹동조
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050066007A priority Critical patent/KR100703973B1/ko
Priority to US11/488,058 priority patent/US20070018329A1/en
Priority to JP2006198688A priority patent/JP2007027769A/ja
Priority to CNB2006101513293A priority patent/CN100568499C/zh
Publication of KR20070010979A publication Critical patent/KR20070010979A/ko
Application granted granted Critical
Publication of KR100703973B1 publication Critical patent/KR100703973B1/ko
Priority to US12/222,347 priority patent/US20080299764A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 배선은 내부에 홈을 가지는 층간 절연막, 상기 홈 내부에 형성된 금속층, 상기 금속층 상부에 위치한 금속 화합물층, 상기 층간 절연막 상부에 위치한 제1 장벽층, 및 상기 금속 화합물층 및 상기 제1 장벽층 상부에 위치한 제2 장벽층을 포함한다.
금속배선, 금속화합물, 장벽층, 열처리

Description

이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법{Interconnections having double story capping layer and method for forming the same}
도 1은 종래기술에 따른 반도체 소자의 배선을 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 배선을 나타낸 단면도이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 순차적으로 나타낸 단면도들이다.　
<도면의 주요 부분에 대한 부호의 설명>　
100, 200...기판 101, 201a, 201...층간 절연막
103, 207...금속층 105...캡핑막
301a, 301b...제1 장벽층 400...열처리
401...금속 화합물층 501...제2 장벽층
본 발명은 반도체 소자의 배선 및 그 형성 방법에 관한 것으로, 보다 상세하게는 층간 절연층 내부에 형성되고 장벽층으로 피복된 단일(Single damascene) 혹 은 이중 다마신(Dual damascene) 배선 및 그 형성 방법에 관한 것이다. 　
반도체 소자의 속도를 향상시키기 위해서 게이트 산화막의 두께를 줄이고 게이트 길이를 감소시킬 것이 요구되고 있다. 그러나, 배선의 저항과 층간 절연막의 커패시턴스에 의해 야기되는 RC 지연은 향상시키려는 소자의 속도에 부정적인 영향을 미친다. 따라서, 저항이 작은 배선과 유전율이 작은 층간 절연막을 사용하여 RC 지연을 감소시키기 위한 노력이 지속되고 있다. 　
종래에는 배선 재료로써 알루미늄(Al)을 많이 사용하였으나, 알루미늄에 비해 우수한 특성을 가진 구리(Cu)가 점차 집적 회로에 유용한 배선 재료로 여겨지고 있다. 예컨대, 구리의 비저항은 알루미늄의 1/2 수준이어서 작은 폭으로 형성하여도 신호전달 속도를 증가시킬 수 있다. 또한, 전기 이동(electromigration)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있다.
그런데, 구리는 식각하기 어려운 물질이라서, 원하는 배선 모양으로 패터닝하기가 어렵다. 따라서, 층간 절연막으로 배선 모양의 홈을 미리 형성한 다음에, 홈 안을 구리로 채우고 나서 CMP(Chemical Mechanical Polishing) 등으로 층간 절연막과 동일한 평면이 되게 평탄화시키는 다마신 기법이 사용된다. 특히 비아 홀과 그 상부에 연결되는 도선 트렌치 영역을 절연층 내에 형성한 다음, 한 번의 구리 증착으로 두 영역을 모두 채우고 나서 평탄화시키는 이중 다마신(dual damascene) 기법이 널리 이용되고 있다.
도 1은 종래기술에 의해 다마신 배선이 형성된 상태를 도시한 것이다. 도 1을 참조하면, 기판(100) 상에 형성된 층간 절연막(101) 안에 형성된 홈 안을 채우 며 배리어 메탈막(barrier metal layer)(미도시)으로 둘러싸인 금속층(103)이 형성되어 있고, 층간 절연막(101)과 금속층(103) 위에는 캡핑막(capping layer)(105)이 도포되어 있다. 다마신 공정에서 구리 CMP 후 금속층(103) 위에 증착하는 캡핑막(105)은 구리에 대한 확산 방지 특성이 우수하여야 하며 금속층(103) 위에 형성될 다른 층간 절연막 물질에 대하여 식각 선택비가 우수해야 한다. 최근에 저유전 물질(유전율이 보통 2~4)이 층간 절연막으로 사용되면서 기존의 캡핑막으로 널리 이용되어 왔던 실리콘 나이트라이드와 더불어 실리콘 카바이드등이 이용된다. 실리콘 카바이드의 경우, 저유전막에 대하여 식각 선택비가 우수하며 유전율이 4 ~ 5로 실리콘 나이트라이드에 비하여 낮으므로 CMP 후 캡핑막으로서 매우 적합한 특성을 가지는 막중 하나다. 그러나 실리콘 카바이드는 캡핑막으로 사용할 경우 CMP 계면과 실리콘 카바이드 사이의 계면을 통한 누설(leakage) 억제 특성이 실리콘 나이트라이드 보다는 불량한 단점이 있다. 또한, 비아홀이 형성되는 부위에 응력이 집중되어 응력구배가 형성되게 되고 금속막의 결정입계면을 통해 동공(Vacancy) 또는 스트레스에 의한 홀(Stress induced void)등이 형성되게 되고 이는 결국 전기적 불량을 유발하게 된다. 일반적으로, 저 유전물질(Low-K)의 경우, 다공성 성질 및 기계적 경도가 적고 열팽창 계수가 커서 이러한 문제점이 발생하는 빈도가 커진다.
본 발명이 이루고자 하는 기술적 과제는, 전술한 종래기술의 문제점 및 단점을 고려하여 캡핑막의 불량을 개선함으로써 식각 선택비가 확보되면서 누설 억제 특성이 향상되고 비아홀 영역에서 발생하는 불량을 방지하는 반도체 소자의 배선을 제공하는 것이다.　
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 반도체 소자의 배선 형성 방법을 제공하는 것이다. 　
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 배선은 내부에 홈을 가지는 층간 절연막, 상기 홈 내부에 형성된 금속층, 상기 금속층 상부에 위치한 금속 화합물층, 상기 층간 절연막 상부에 위치한 제1 장벽층, 및 상기 금속 화합물층 및 상기 제1 장벽층 상부에 위치한 제2 장벽층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 배선 형성 방법은 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 홈을 형성하는 단계, 상기 홈이 형성된 결과물 상에 금속층을 형성하는 단계, 상기 금속층이 형성된 결과물상에 제1 장벽층을 형성하는 단계, 상기 제1장벽층이 형성된 결과물을 열처리하여 상기 금속층의 상부에 금속 화합물층을 형성하는 단계 및 상기 열처리가 완료된 결과물상에 제2 장벽층을 형성하는 단계를 포함한다.
이와 같이 사용함으로써, 그 위에 또 다른 배선을 형성하기 위해 층간 절연 막을 증착하고 식각할 때에 식각 선택비를 확보할 수 있으며 누설 억제 특성의 향상 및 콘택 영역에서의 불량을 개선하게 된다. 　
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 본 발명의 목적 및 이점은 하기 설명에 의해 보다 명확하게 나타날 것이다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 또한,　편의상 후술되는 설명은 구리로 된 배선에 관련되지만, 알루미늄, 은(Ag), 금(Au), 구리 등과 이들의 합금을 비롯한 모든 저저항 도체에도 적용될 수 있다는 점을 밝혀둔다. 　
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 배선을 나타내는 단면도이다.
도 2를 참조하면, 기판(200) 상에 홈을 가지는 층간 절연막(201)이 구비된다. 여기서 층간 절연막(201) 상의 홈에는 금속층(207)이 형성된다.
여기서. 기판(200)과 층간 절연막(201) 사이에는 폴리실리콘, 텅스텐(W), 알루미늄, 구리 등과 같은 전도성 물질로 형성된 층 또는 절연물질로 형성된 층이 더 개재되어 있을 수 있다.
전술한 층간 절연막(201)은 복수개의 절연막으로 이루어질 수 있다. 절연막은 배선 모양의 홈들을 형성할 산화막들로서, RC 지연을 감소시킬 수 있게 통상적으로 저유전 물질로 형성할 수 있다. 예를 들어, 블랙 다이아몬드, FSG(Fluorine Silicate Glass), SiOC, 폴리이미드 또는 SiLKTM로 형성할 수 있는데, 이에 한정되는 것은 아니다.
또한, 금속층(207)은 구리 또는 구리의 합금일 수 있는데, 이에 한정되는 것은 아니다. 구리 합금이란 구리 안에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼입될 수 있는 것을 의미하는데, 이에 한정되는 것은 아니다.
또한, 도면으로 도시하지는 않았으나 층간 절연막(201)의 홈과 금속층(207) 사이에는 배리어 메탈막이 더 형성될 수 있다. 배리어 메탈막은 층간 절연막의 홈을 채울 금속 원자가 층간 절연막(201)으로 확산하는 것을 방지하는 막이다. 그 두께는 200 내지 1000Å 정도로 형성할 수 있는데, 바람직하게는 450Å 정도로 형성일 수 있다. 증착할 수 막질로는 티타늄(Ti), 탄탈륨(Ta), 텅스텐 또는 그들의 질화물이 있으며, 예를 들어, TiN, TaN, WN이 있으며, TaSiN, WSiN 또는 TiSiN 등도 가능하다. 이들 막은 CVD(Chemical Vapor Deposition) 또는 스퍼터링과 같은 PVD(Physical Vapor Deposition)으로 증착할 수 있다.
또한, 이러한 베리어 메탈막 상에는 씨드 금속막이 더 형성될 수 있다. 씨드 금속막은 도금층의 균일성을 증가시키며 초기 핵생성 자리 역할을 한다. 이러한 씨드 금속막의 두께는 500 내지 2500Å 정도로 형성할 수 있으며, 바람직하게는 1500 Å 정도로 형성할 수 있다. 씨드 금속으로는 구리, 금, 은, 백금(Pt), 팔라듐(Pd) 등이 사용될 수 있는데 이에 한정되지는 않는다.
전술한 금속층(207)의 상부에는 금속 화합물층(401)이 구비되는데, 이러한 금속 화합물층(501)은 그 하부에 형성된 금속층(207)에 대한 하나의 장벽층으로서 역할을 한다. 여기서 금속 화합물층(401)은 금속층(207)의 금속성분과 규소를 포함할 수 있으며, 질소 성분이 더 포함될 수 있다.
또한, 층간 절연막(201)의 상부에는 제1 장벽층이 형성된다. 이 때 제1 장벽층은 100 Å 이하의 두께로 형성될 수 있다. 이러한 제1 장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 실리콘카본질화막(SiCN) 등으로 이루어질 수 있는데 이에 한정되는 것은 아니다.
이러한 금속 화합물층(401)과 제1 장벽층의 상부에는 제2 장벽층이 더 구비된다. 이 때, 제2 장벽층은 100 ~ 1000Å 두께일 수 있다. 이러한 제2 장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 실리콘카본질화막(SiCN) 등으로 이루어질 수 있는데 이에 한정되는 것은 아니다. 이와 같이, 금속층(207)과 층간 절연막(201)의 상부는 이중으로 장벽층이 형성되어 있다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법에 대하여 설명하기로 한다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 순차적으로 도시한 것이다.
먼저 도 3에 도시된 바와 같이, 기판(200) 상에 층간 절연막(201a)을 형성한 다. 기판(200)과 층간절연막(201a) 사이에는 폴리실리콘, 텅스텐(W), 알루미늄, 구리 등과 같은 전도성 물질로 형성된 층 또는 절연물질로 형성된 층을 더 개재시킬 수 있다. 여기서 층간절연막(201a)은 복수개의 절연막으로 이루어질 수 있다. 이러한 층간 절연막(201a)은 배선 모양의 홈들을 형성할 산화막들로서, RC 지연을 감소시킬 수 있게 통상, 저유전 물질로 형성한다. 예를 들어, 블랙 다이아몬드, FSG(Fluorine Silicate Glass), SiOC, 폴리이미드 또는 SiLKTM로 형성할 수 있는데 이에 한정되는 것은 아니다.
다음으로 도 4에 도시된 바와 같이, 층간 절연막(201a)의 일부를 식각하여 배선 모양의 홈(203)을 형성한다. 도면에 도시한 배선 모양은 단일 다마신 배선 형태로 도시 하였으나 이중 다마신 배선 형태일 수도 있다. 이 때, 홈(203)이 형성된 결과물을 세정한 다음, 그 위에 배리어 메탈막(미도시)을 더 형성할 수 있다. 배리어 메탈막은 홈(203)을 채울 금속 원자가 층간 절연막(201)으로 확산하는 것을 방지하는 막이다. 이러한 배리어 메탈막의 두께는 200 내지 1000Å 정도로 형성할 수 있는데, 바람직하게는 450Å 정도로 형성할 수 있다. 이러한 매리어 메탈막으로 사용될 수 있는 막질로는 티타늄(Ti), 탄탈륨(Ta), 텅스텐 또는 그들의 질화물, 예를 들어, TiN, TaN, WN이 있으며, TaSiN, WSiN 또는 TiSiN 등도 사용할 수 있는데, 이에 한정되는 것은 아니다. 이들 막은 CVD(Chemical Vapor Deposition) 또는 스퍼터링과 같은 PVD(Physical Vapor Deposition)으로 증착할 수 있다. 　
계속하여 도 5에 도시된 바와 같이, 층간 절연막(201)에 형성된 홈(203) 안을 매립하며 층간 절연막(201)의 상부를 덮는 금속층(205)을 형성시킨다. 이 때 금 속층(205)은 구리 또는 구리 합금일 수 있는데 이에 한정되는 것은 아니다. 여기서 구리 합금이란 구리 안에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼입될 수 있는 것을 의미한다.
홈(203) 내에 구리와 같은 금속층을 채우는 데에는 스퍼터링이나 CVD가 흔히 사용되며 도금법(전기도금법과 무전해도금법을 포함)도 사용할 수 있다. 도금으로 형성할 때에는 씨드 금속막(미도시)을 먼저 배리어 메탈막 상에 형성하는 것이 양호한 결과를 가져올 수 있다. 이러한 씨드 금속막은 도금층의 균일성을 증가시키며 초기 핵생성 자리 역할을 한다. 이러한 씨드 금속막의 두께는 500 내지 2500Å 정도로 형성할 수 있으며, 바람직하게는 1500Å 정도로 형성할 수 있다. 씨드 금속막의 증착은 주로 스퍼터링에 의하지만, CVD로 증착할 수도 있다. 스퍼터링 조건은 예컨대 기판 온도 0℃, 스퍼터 파워 2kW, 압력 2mTorr로 하고 타겟과 기판간의 거리를 60mm로 할 수 있는데 이에 한정되는 것은 아니다. 씨드 금속으로는 구리, 금, 은, 백금(Pt), 팔라듐(Pd) 등이 사용될 수 있다. 도금으로 형성하려는 금속막의 종류와 도금법에 따라 적절한 종류의 씨드 금속을 선택하여 증착하도록 한다. 바로 도금한 상태의 구리층은 매우 작은 크기의 입자로 구성되어 있고 드문드문한 구조이기 때문에, 재결정(recrystalization)을 통해 입성장을 시켜 비저항을 감소시키기 위한 어닐링 공정을 진행하는 것이 좋다. 　
한편 도금 이외에 스퍼터링 또는 CVD에 의해서도 구리로 채울 수 있다. 또, 구리 외에 배선으로서 적절한 저항을 가진 금속 예를 들면, 금, 백금 또는 은을 증착할 수 있다. 금속층 전체는 후속 CMP(Chemical Mechanical Polishing) 마진을 확 보해야 하므로 홈 깊이 대비 통상 0.2㎛ 정도 높게 증착한다. 　
다음으로 도 6에 도시된 바와 같이, 층간 절연막(201)의 상면이 노출될 때까지 결과물 상면을 CMP로 평탄화시켜 층간 절연막(201)과 실질적으로 동일한 상면을 갖는 다마신 배선 형태의 금속층(207)을 형성한다. 금속층(207)을 제조하는 과정에서 산소를 완전히 차단하는 것은 매우 어렵고, 특히 반응로를 이용할 경우에 더욱 그러하다. 그리고, CMP에 사용되는 슬러리에는 보통 산소 성분이 포함되어 있다. 따라서, 거의 항상 구리층 표면에 얇은 CuO 혹은 Cu2O와 같이 구리 산화막이 자연적으로 존재하게 된다. 이 구리 산화막을 제거하지 않으면 그 위에 증착하는 막과의 접착성이 떨어지면서 저항이 높아지고 신뢰성 측면에서 불리하게 작용할 가능성이 높다. 　
따라서, 구리 산화막은 플라즈마 처리를 이용한 환원에 의해 제거할 수 있다. 플라즈마로는 Ar, He, H2 등을 포함한 가스에 RF를 적용한 것(즉, 수소계 플라즈마)을 이용할 수 있다. 또는, Ar, He, NH3 등을 포함한 가스에 RF를 적용한 것(즉, NH3를 포함하는 플라즈마)을 이용할 수도 있다. 이 때에는 배선 금속층(207) 표면이 환원됨과 동시에 표면 질화도 가능해진다. 　
다음에 도 7에 도시된 것과 같이, 제1 장벽층(301a)을 증착한다. 제1장벽층(301a)은 실리콘 나이트라이드를 사용하여 증착할 수 있다. 실리콘 나이트라이드는 CVD로 형성할 수도 있으나, PECVD(Plasma Enhanced CVD) 방법으로 형성하는 것이 바람직하며, 100Å 두께 이하로 형성할 수 있다. 실리콘 나이트라이드층을 형성하는 방법은 플라즈마 처리하는 단계와 인-시튜(in-situ)로 수행할 수 있다. 이렇게 하면 공정이 간단할 뿐만 아니라, 배선 위에 구리 산화막이 형성되는 것을 방지할 수 있다. 여기서, 실리콘 나이트라이드 막질 이외에도 실리콘 카바이드(SiC) 또는 실리콘 카본 질화막(SiCN)등을 제1 장벽층으로 이용할 수도 있다.
다음에 도 8 에 도시된 것과 같이, 제1 장벽층이 증착된 결과물을 열처리(400) 한다. 상기 열처리 공정(400)은 통상의 급속 열처리(RTA)공정을 사용할 수 있으며 진공 열처리(Vacuum annel) 또는 플라즈마 열처리 공정 등을 이용할 수 있다. 또한, 상기 열처리 공정(400)은 200℃ ~ 650℃ 의 온도 범위에서 진행할 수 있다. 상기 열처리 결과, 도 8에 도시된 바와 같이 금속층(207) 상부는 이미 증착되어 있던 실리콘 나이트라이드와 같은 제1 장벽층의 성분과 반응을 하여 실리사이드층과 같은 금속 화합물층(401)을 형성하게 된다. 예를 들면, 통상 CuSiN의 화합물이 각각의 반응비로 화합되어 금속 화합물층(401)을 형성한다. 그러나 층간 절연막(201) 상부에 위치하고 있던 제1 장벽층(301b)의 경우는 반응을 하지 않아 그대로 남게 되어 이후에 층간 절연막에 대한 장벽층으로서의 역할을 하게 된다.
다음에 도 9에 도시된 것과 같이, 제2 장벽층(501)을 증착한다. 상기 제2 장벽층의 재질로는 실리콘 나이트라이드(SiN), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN)등이 사용될 수 있다. 제2 장벽층(501)은 제1 장벽층 형성 공정과 동일하게 형성할 수 있다. 바람직하게는 제1 장벽층으로 실리콘 나이트라이드막을 사용하고 제2 장벽층으로 실리콘 카바이드막을 사용한다. 이렇게 실리콘 나이트라이드와 실리콘 카바이드의 이중막으로 된 캡핑막을 형성할 경우, 누설에 취약한 부분은 실리콘 나이트라이드막이 보완 해줌과 동시에, 식각 선택비를 가지는 부분은 실 리콘 카바이드를 사용하게 되므로, 누설 억제 특성 및 식각 선택비의 양 측면을 모두 만족시킬 수 있게 된다. 　
이렇게 형성된 금속 화합물층과 제2 장벽층을 구비하는 금속층 상에 형성된 콘택영역은 하부 금속층과 접촉되는 사이에 금속화합물(Metal silicide)이 게재되어 있어 스트레스 유발성 동공(Vacancy) 및 홀(Void)에 의한 불량 유발을 방지할 수 있게 된다.
이상 특정 실시예에 관하여 설명하였지만, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다. 따라서, 본 발명의 범주는 첨부된 청구범위 및 그들의 등가물에 의해 정해져야 할 것이다.　
이상 상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 배선은 금속 화합물층을 포함하는 이중 장벽층을 다마신 배선의 금속층의 캡핑막으로 적용하여 누설 억제 특성을 향상시킬 수 있으며 스트레스 유발성 동공 및 홀로 인한 불량특성을 개선할 수 있다.

Claims (17)

  1. 내부에 홈을 가지는 층간 절연막;　
    상기 홈 내부에 형성된 금속층;　
    상기 금속층 상부에 위치한 금속 화합물층; 　
    상기 층간 절연막 상부에 위치한 제1 장벽층; 및
    상기 금속 화합물층 및 상기 제1 장벽층 상부에 위치한 제2 장벽층을 포함하는 반도체 소자의 배선. 　
  2. 제1항에 있어서, 상기 금속층은 구리 또는 구리(Cu) 합금을 포함하는 반도체 소자의 배선.　
  3. 제1항에 있어서, 상기 금속 화합물층은 구리(Cu) 및 규소(Si)를 포함하여 이루어진 반도체 소자의 배선.
  4. 제3항에 있어서, 상기 금속 화합물층은 질소(N)를 더욱 포함하는 반도체 소자의 배선.
  5. 제1항에 있어서, 상기 제1 장벽층은 100 Å 두께를 갖는 반도체 소자의 배선. 　
  6. 제1항에 있어서, 상기 제1 장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 실리콘카본질화막(SiCN) 중에 선택된 어느 하나 이상으로 이루어진 반도체 소자의 배선. 　
  7. 제1항에 있어서, 상기 제2 장벽층은 100 ~ 1000Å두께를 갖는 반도체 소자의 배선. 　
  8. (a) 기판 상에 층간 절연막을 형성하는 단계;　
    (b) 상기 층간 절연막을 식각하여 홈을 형성하는 단계;　
    (c) 상기 홈이 형성된 결과물 상에 금속층을 형성하는 단계; 　
    (d) 상기 금속층이 형성된 결과물상에 제1장벽층을 형성하는 단계;　
    (e) 상기 제1장벽층이 형성된 결과물을 열처리하여 상기 금속층의 상부에 금속 화합물층을 형성하는 단계; 및
    (f) 상기 열처리가 완료된 결과물상에 제2 장벽층을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.　
  9. 제8항에 있어서, 상기 금속층을 형성하는 단계는 매립공정(damascene)을 이용하는 단계를 포함하는 반도체 소자의 배선 형성방법.　
  10. 제8항에 있어서, 상기 단계 (b)와 (c) 사이에 장벽 금속층을 형성하는 단계를 더 포함하는 반도체 소자의 배선 형성방법.　
  11. 제8항에 있어서, 상기 제1장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 실리콘카본질화막(SiCN) 중에 선택된 어느 하나 이상으로 형성하는 반도체 소자의 배선 형성방법.
  12. 제 8 항에 있어서, 상기 열처리 하는 단계는 200℃ ~ 650℃ 의 온도 범위에서 진행하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  13. 제8항에 있어서, 상기 열처리 단계는 급속 열처리 (RTA)공정으로 진행하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  14. 제8항에 있어서, 상기 열처리 단계는 진공 열처리(Vacuum Anneal)공정으로 진행하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  15. 제8항에 있어서, 상기 열처리 단계는 플라즈마 열처리 공정으로 진행하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  16. 제 8 항에 있어서, 상기 제2 장벽층은 실리콘질화막(SiN), 실리콘카바이드 (SiC), 실리콘카본질화막(SiCN) 중에 선택된 어느 하나 이상으로 형성하는 반도체 소자의 배선 형성방법.
  17. 제 16 항에 있어서, 상기 제2 장벽층은 100 ~ 1000Å의 두께로 형성하는 반도체 소자의 배선 형성방법.
KR1020050066007A 2005-07-20 2005-07-20 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 Expired - Fee Related KR100703973B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050066007A KR100703973B1 (ko) 2005-07-20 2005-07-20 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법
US11/488,058 US20070018329A1 (en) 2005-07-20 2006-07-18 Interconnection having dual-level or multi-level capping layer and method of forming the same
JP2006198688A JP2007027769A (ja) 2005-07-20 2006-07-20 二重キャッピング膜を有する半導体素子の配線及びその形成方法
CNB2006101513293A CN100568499C (zh) 2005-07-20 2006-07-20 具有双层或多层盖层的互连及其制造方法
US12/222,347 US20080299764A1 (en) 2005-07-20 2008-08-07 Interconnection having dual-level or multi-level capping layer and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050066007A KR100703973B1 (ko) 2005-07-20 2005-07-20 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20070010979A KR20070010979A (ko) 2007-01-24
KR100703973B1 true KR100703973B1 (ko) 2007-04-06

Family

ID=37678332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050066007A Expired - Fee Related KR100703973B1 (ko) 2005-07-20 2005-07-20 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법

Country Status (4)

Country Link
US (2) US20070018329A1 (ko)
JP (1) JP2007027769A (ko)
KR (1) KR100703973B1 (ko)
CN (1) CN100568499C (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734665B1 (ko) * 2005-12-20 2007-07-02 동부일렉트로닉스 주식회사 반도체소자의 구리배선 형성 방법
US7816789B2 (en) * 2006-12-06 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium-containing dielectric barrier for low-k process
JP2008258431A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 半導体装置、およびその製造方法
JP2009141058A (ja) * 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
JP2009188279A (ja) * 2008-02-08 2009-08-20 Panasonic Corp 半導体装置及びその製造方法
JP2009272563A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及びその製造方法
JP2009278000A (ja) * 2008-05-16 2009-11-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7867891B2 (en) * 2008-12-10 2011-01-11 Intel Corporation Dual metal interconnects for improved gap-fill, reliability, and reduced capacitance
JP5582727B2 (ja) 2009-01-19 2014-09-03 株式会社東芝 半導体装置の製造方法及び半導体装置
JP5230542B2 (ja) 2009-06-22 2013-07-10 パナソニック株式会社 半導体装置の製造方法
CN102468266A (zh) * 2010-11-05 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US8524599B2 (en) 2011-03-17 2013-09-03 Micron Technology, Inc. Methods of forming at least one conductive element and methods of forming a semiconductor structure
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
CN104795355B (zh) * 2014-01-21 2018-09-07 中芯国际集成电路制造(上海)有限公司 硅通孔结构的制备方法
US9299605B2 (en) * 2014-03-07 2016-03-29 Applied Materials, Inc. Methods for forming passivation protection for an interconnection structure
CN105140172B (zh) * 2014-05-27 2019-01-25 中芯国际集成电路制造(北京)有限公司 互连结构及其形成方法
US9859218B1 (en) * 2016-09-19 2018-01-02 International Business Machines Corporation Selective surface modification of interconnect structures
US10043708B2 (en) * 2016-11-09 2018-08-07 Globalfoundries Inc. Structure and method for capping cobalt contacts
KR20190034023A (ko) 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
CN107895733A (zh) * 2017-11-16 2018-04-10 上海华力微电子有限公司 一种降低逻辑器件金属突出缺陷的方法
CN114203814A (zh) * 2020-09-02 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040037305A (ko) * 2002-10-28 2004-05-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20040058974A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US599333A (en) * 1898-02-22 George w
US1599899A (en) * 1923-09-26 1926-09-14 Delco Light Co Diaphragm pump
US3416461A (en) * 1966-09-01 1968-12-17 Hills Mccanna Co Diaphragm pump
MX154678A (es) * 1981-10-28 1987-09-23 Armando Gamboa Mayoral Automatizador para desobstruir la canula de succion de los aspiradores quirurgicos durante su uso
US4611627A (en) * 1985-02-07 1986-09-16 Donaldson Company, Inc. Self-venting drain valve
US7198046B1 (en) * 1991-11-14 2007-04-03 Wake Forest University Health Sciences Wound treatment employing reduced pressure
US5636643A (en) * 1991-11-14 1997-06-10 Wake Forest University Wound treatment employing reduced pressure
US5370610A (en) * 1993-02-09 1994-12-06 Reynolds; James R. Surgical drainage tube system
GB9400994D0 (en) * 1994-01-20 1994-03-16 Bristol Myers Squibb Co Wound dressing
US5419687A (en) * 1994-02-28 1995-05-30 Adahan; Carmeli Fluid pump and suction pump assembly including same
US5662599A (en) * 1996-02-20 1997-09-02 No Mulligans, Llc Disposable wound dressing and support unit
US6562013B1 (en) * 1996-07-11 2003-05-13 Pulsecare Medical Llc Kit assembly for complete wound treatment
US6071267A (en) * 1998-02-06 2000-06-06 Kinetic Concepts, Inc. Medical patient fluid management interface system and method
US6303505B1 (en) * 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
US6492266B1 (en) * 1998-07-09 2002-12-10 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
US6824533B2 (en) * 2000-11-29 2004-11-30 Hill-Rom Services, Inc. Wound treatment apparatus
SG125881A1 (en) * 1999-12-03 2006-10-30 Lytle Steven Alan Define via in dual damascene process
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
US7195624B2 (en) * 2001-12-26 2007-03-27 Hill-Rom Services, Inc. Vented vacuum bandage with irrigation for wound healing and method
US6949066B2 (en) * 2002-08-21 2005-09-27 World Heart Corporation Rotary blood pump diagnostics and cardiac output controller
US6977218B2 (en) * 2003-07-17 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating copper interconnects
TWI227046B (en) * 2003-11-11 2005-01-21 United Microelectronics Corp Process of metal interconnects
US7128735B2 (en) * 2004-01-02 2006-10-31 Richard Scott Weston Reduced pressure wound treatment appliance
US7229911B2 (en) * 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040037305A (ko) * 2002-10-28 2004-05-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20040058974A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020040037305 *
1020040058974 *

Also Published As

Publication number Publication date
KR20070010979A (ko) 2007-01-24
US20070018329A1 (en) 2007-01-25
CN1945826A (zh) 2007-04-11
CN100568499C (zh) 2009-12-09
US20080299764A1 (en) 2008-12-04
JP2007027769A (ja) 2007-02-01

Similar Documents

Publication Publication Date Title
KR100703973B1 (ko) 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법
US6147000A (en) Method for forming low dielectric passivation of copper interconnects
US6303505B1 (en) Copper interconnect with improved electromigration resistance
US7205666B2 (en) Interconnections having double capping layer and method for forming the same
US6242349B1 (en) Method of forming copper/copper alloy interconnection with reduced electromigration
US6492266B1 (en) Method of forming reliable capped copper interconnects
US7425506B1 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US6211084B1 (en) Method of forming reliable copper interconnects
US6165894A (en) Method of reliably capping copper interconnects
US7199045B2 (en) Metal-filled openings for submicron devices and methods of manufacture thereof
US8759975B2 (en) Approach for reducing copper line resistivity
US20060163739A1 (en) Semiconductor device and method for production thereof
JP2008522423A (ja) 集積回路ダイ上に相互接続構造を形成する方法
US20020197852A1 (en) Method of fabricating a barrier layer with high tensile strength
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US7902065B2 (en) Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same
US7538024B2 (en) Method of fabricating a dual-damascene copper structure
US6462417B1 (en) Coherent alloy diffusion barrier for integrated circuit interconnects
US6445070B1 (en) Coherent carbide diffusion barrier for integrated circuit interconnects
KR100815938B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100935193B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100338102B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100753132B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성 방법
JP2003243389A (ja) 半導体装置及びその製造方法
KR20040056111A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050720

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060705

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070112

PG1501 Laying open of application
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070329

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070330

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100315

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110302

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120229

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130228

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140228

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160209