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KR100698088B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100698088B1 KR1020050133964A KR20050133964A KR100698088B1 KR 100698088 B1 KR100698088 B1 KR 100698088B1 KR 1020050133964 A KR1020050133964 A KR 1020050133964A KR 20050133964 A KR20050133964 A KR 20050133964A KR 100698088 B1 KR100698088 B1 KR 100698088B1
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Abstract

본 발명은 MOCVD 방식을 이용하여 실리콘 게르마늄층 상에 코발트 실리사이드층을 형성할 수 있을 뿐만 아닐, 후속의 RTA 어닐링 공정을 통해 상기 코발트 실리사이드층의 면저항을 크게 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자 제조방법은, 제 1 도전형 실리콘(Si) 기판 상에 실리콘 게르마늄(SiGe) 박막을 형성하는 단계; 상기 실리콘 게르마늄 박막 상에 제 2 도전형 불순물을 주입하는 단계; 및 상기 제 2 도전형 불순물이 주입된 실리콘 게르마늄 박막 상에 CVD(Chemical Vapor Deposition) 방식을 이용하여 코발트 실리사이드(CoSi2)막을 증착하는 단계를 포함한다.
MOCVD, 코발트 실리사이드, 실리콘 게르마늄

Description

반도체 소자의 제조방법{Method for Fabricating Semiconductor Device}
도 1a 및 1b는 본 발명에 의해 제조된 CoSi2/p-SiGe/n-Si 샘플들에 대한 XRD 패턴을 나타내는 그래프
도 2는 본 발명에 의해 제조된 CoSi2/p-SiGe/n-Si 샘플들에 있어 코발트 실리사이드층의 면 저항(sheet resistance)를 나타내는 그래프.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 실리콘 게르마늄(SiGe) 층을 포함하는 실리콘(Si) 기판 상에 금속-유기 화학 기상 증착(Metal-Organic Chemical Vapor Deposition: MOCVD) 방식을 이용하여 코발트 실리사이드(CoSi2)층을 형성시킨 반도체 소자 및 그 제조방법에 관한 것이다.
코발트 실리사이드(CoSi2)가 인장된 실리콘 게르마늄 합금과 이루는 정션(junction)은 숏키(Schottky) 컨택 또는 오믹(ohmic) 컨택을 형성할 수 있어 소자 제조에 널리 사용되고 있다. 이러한 코발트 실리사이드는 그 자체의 저항이 낮을 뿐만 아니라 실리콘 층 상에 에피층을 형성시키기가 용이하다는 점에서 주목을 받고 있다. 따라서, 다결정의 코발트 실리사이드/실리콘 게르마늄 시스템에서 상기 실리콘 게르마늄층 상에 형성되는 에피텍셜 코발트 실리사이드층의 계면 반응 및 전기적 특성이 연구되고 있다. 이러한 연구의 대부분은, 실리콘 게르마늄층 상에 코발트 금속이 형성된 후 실시되는 어닐링 공정 동안 일어나는 상호 반응에 그 초점이 맞추어져 있는데 그 이유는 코발트 실리사이드와 실리콘 게르마늄 사이의 계면이 거칠어지거나 상기 코발트 실리사이드에 게르마늄이 섞이는 것을 방지하기 위함이다.
실리콘 게르마늄층 상에 의해 에피텍셜 코발트 실리사이드층을 성장시키는 방법으로서 공지되어 있는 것은 MBE(Molecular beam epitaxy) 방식이 유일하다. 한편, MOCVD(Metal-Organic Chemical Vapor Doposition) 방법에 의해 실리콘층 상에 코발트-탄소 합금층을 일단 증착한 후 어닐링 공정을 수행함으로써 에피텍셜 코발트 실리사이드층을 실리콘층 상에 형성시키는 방법도 이미 공지되어 있다.
즉, MOCVD 방식을 이용하여 실리콘 게르마늄층 상에 에피텍셜 코발트 실리사이드층을 직접적으로 형성하려는 시도가 이제까지 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 MOCVD 방식을 이용하여 실리콘 게르마늄층 상에 코발트 실리사이드층을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 에피텍셜 코발트 실리사이드층이 낮은 면저항(sheet resistance)을 갖도록 하는 반도체 소자의 제조방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 제 1 도전형 실리콘(Si) 기판 상에 실리콘 게르마늄(SiGe) 박막을 형성하는 단계; 상기 실리콘 게르마늄 박막 상에 제 2 도전형 불순물을 주입하는 단계; 및 상기 제 2 도전형 불순물이 주입된 실리콘 게르마늄 박막 상에 CVD(Chemical Vapor Deposition) 방식을 이용하여 코발트 실리사이드(CoSi2)막을 증착하는 단계를 포함한다.
상기 코발트 실리사이드막은 MOCVD(Metal-Organic Chemical Vapor Deposition) 방식에 의해 증착되는 것이 바람직하다.
상기 MOCVD 증착은 사이클로펜타디에닐 디카르보닐 코발트(cyclopentadienyl dicarbonyl cobalt)를 전구체(precursor)로서 사용하는 것이 바람직하다.
상기 MOCVD 증착은 110 mT의 압력 및 650 ℃의 온도 조건에서 수행되는 것이 바람직하다.
상기 코발트 실리사이드막을 증착한 후, 어닐링(annealing) 공정을 통해 상기 코발트 실리사이드막을 성장시키는 단계를 더 포함하는 것이 바람직하다.
상기 어닐링 공정은 RTA(Rapid Thermal Annealing) 방식을 통해 800 ℃의 온도에서 수행되는 것이 바람직하다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
본 발명에서는, 사이클로펜타디에닐 디카르보닐 코발트(cyclopentadienyl dicarbonyl cobalt) 전구체(precursor)를 사용하여 MOCVD 방식으로 코발트 실리사이드를 증착함으로써 실리콘 게르마늄층 상에 코발트 실리사이드층을 형성한다.
본 발명의 일 실시예에 의한 제조방법에 따르면, 먼저 N형 실리콘 기판 상에 CVD 방식을 이용하여 P형 실리콘 게르마늄 에피텍셜 박막을 50 nm의 두께를 갖도록 증착한다.
이를 보다 구체적으로 살펴보면, 약 3,990 Pa의 챔버 압력 및 약 650 ℃의 온도 조건에서 20 sccm의 실란(silane: SiH4) 가스, 100 sccm의 게르마늄 하이드라이드(GeH4) 가스, 및 20,000 sccm의 수소 가스를 챔버에 유입시킴으로써 상기 CVD 공정이 수행된다.
이렇게 형성된 실리콘 게르마늄 에피텍셜 박막 상에 붕소를 주입하기 위하여 수소(H2)로 희석된 수소화붕소(diborane: B2H6)의 소스 가스를 유입시킨다.
결과적으로, 실리콘 기판 상에 P형 실리콘 게르마늄층이 형성되어 p-SiGe/n-Si 기판이 만들어 진다. 이렇게 만들어진 p-SiGe/n-Si 기판을 황산(H2SO4)과 과산화수소(H2O2) 용액으로 세정한 후, 탈이온수(deionized water)로 헹군다. 이어서, 1%의 불산 용액에 상기 p-SiGe/n-Si 기판을 집어 넣었다가 다시 탈이온수로 헹군다.
이렇게 세정된 상기 p-SiGe/n-Si 기판을 MOCVD 반응기에 집어넣는다. 이어서 110 mT의 압력 및 650 ℃의 반응 온도 하에서 상기 MOCVD 반응기에 사이클로펜타디에닐 디카르보닐 코발트(cyclopentadienyl dicarbonyl cobalt) 전구체를 유입시킴으로써 상기 p-SiGe/n-Si 기판 상에 코발트 실리사이드막을 증착한다. 이 때, 운반 가스로서 10 sccm의 수소 가스가 사용된다.
이상의 방법에 의해, CoSi2/p-SiGe/n-Si 샘플이 완성되었다.
이렇게 완성된 CoSi2/p-SiGe/n-Si 샘플에 대하여 어닐링 공정을 수행할 경우 상기 샘플에 어떠한 영향을 주는지를 알아보기 위하여, 상기 CoSi2/p-SiGe/n-Si 샘플들에 대해 RTA(Rapid Thermal Annealing) 공정을 600, 700, 및 800 ℃의 온도에서 각각 약 180 초 동안 수행하였다.
RTA 공정을 거치지 않은 CoSi2/p-SiGe/n-Si 샘플과 상기 RTA 공정을 거친 CoSi2/p-SiGe/n-Si 샘플들에 대하여, 코발트 실리사이드층의 상태를 확인하기 위하여, 자동 회절계(diffractometer)을 이용하여 XRD(X-ray Diffusion) 패턴을 구하였다. 이 때 사용된 광원은 CuK 방사선이다.
도 1a 및 1b는 상기 샘플들에 대한 XRD 패턴을 나타내는 그래프이다.
도 1a 및 1b의 그래프에 나타난 바와 같이, 코발트 실리사이드층의 증착 후 RTA 어닐링 공정을 거치지 않은 CoSi2/p-SiGe/n-Si 샘플(As-deposited)에서 코발트 실리사이드(CoSi2)에 대응하는 피크(peak)가 나타난 것으로부터, 본 발명에 따른 코발트 실리사이드막 증착만으로도 실리콘 게르마늄층 상에 코발트 실리사이드층이 형성됨을 확인할 수 있다.
한편, 다양한 온도에서 RTA 어닐링을 거친 CoSi2/p-SiGe/n-Si 샘플들(600 ℃ RTA, 700 ℃ RTA, 800 ℃ RTA)은 어닐링 온도가 높아짐에 따라 코발트 실리사이드(CoSi2)에 대응하는 피크(peak)의 강도가 급격히 증가하는데 반하여 실리콘 게이트층(p-SiGe)에 대응하는 피크의 강도는 감소한다. 이것은, RTA 어닐링 공정 중에 코 발트 실리사이드층의 형성을 위해 실리콘 게이트층이 소비되는 것을 의미한다.
도 2의 그래프는, 코발트 실리사이드층의 증착 후 RTA 어닐링 공정을 거치지 않은(As-deposited) CoSi2/p-SiGe/n-Si 샘플 및 다양한 온도(600 ℃, 700 ℃, 800 ℃)에서 RTA 어닐링 고정을 거친 CoSi2/p-SiGe/n-Si 샘플들의 면 저항(sheet resistance)를 나타낸다.
도 2로부터 알 수 있는 바와 같이, 코발트 실리사이드층의 증착 후 RTA 어닐링 공정을 거치지 않은(As-deposited) CoSi2/p-SiGe/n-Si 샘플에 있어 코발트 실리사이막은 230 Ω/sq.의 면 저항을 나타낸다. 반면에, RTA 어닐링 공정을 거친 CoSi2/p-SiGe/n-Si 샘플들에 있어 성장된 코발트 실리사이드층의 면 저항은 급격히 감소하였는데, 어닐링 온도가 증가함에 따라 그 면 저항이 감소하여 어닐링 온도가 800 ℃일 경우에 상기 코발트 실리사이드층의 면 저항은 30 Ω/sq.까지 감소하였음을 알 수 있다.
따라서, MOCVD 방식에 의해 코발트 실리사이드막을 실리콘 게르마늄층 상에 형성한 후 높은 온도 하에서 RTA를 수행함으로써 낮은 면 저항을 갖는 코발트 실리사이드층을 성장시킬 수 있음을 알 수 있다.
이상에서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조로 하여 상세히 살펴보았으나, 본 발명의 기술적 범주를 벗어나지 않는 당업자에게 자명한 변형 내지 변화가 다양하게 존재할 것이기 때문에, 그러한 변형 내지 변화가 본 발명의 청구항 또는 그 균등물의 범위에 속한다면 본 발명의 기술적 범위에 해당하는 것으로 해석되어야 한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, MOCVD 방식을 이용하여 실리콘 게르마늄층 상에 코발트 실리사이드층을 형성할 수 있을 뿐만 아닐, 후속의 RTA 어닐링 공정을 통해 상기 코발트 실리사이드층의 면저항을 크게 감소시킬 수 있는 효과가 있다.

Claims (5)

  1. 제 1 도전형 실리콘(Si) 기판 상에 실리콘 게르마늄(SiGe) 박막을 형성하는 단계;
    상기 실리콘 게르마늄 박막 상에 제 2 도전형 불순물을 주입하는 단계; 및
    상기 제 2 도전형 불순물이 주입된 실리콘 게르마늄 박막 상에 CVD(Chemical Vapor Deposition) 방식을 이용하여 코발트 실리사이드(CoSi2)막을 증착하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 코발트 실리사이드막은 MOCVD(Metal-Organic Chemical Vapor Deposition) 방식에 의해 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 MOCVD 증착은 사이클로펜타디에닐 디카르보닐 코발트(cyclopentadienyl dicarbonyl cobalt)를 전구체(precursor)로서 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 MOCVD 증착은 110 mT의 압력 및 650 ℃의 온도 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 코발트 실리사이드막을 증착한 후, RTA(Rapid Thermal Annealing) 공정을 통해 상기 코발트 실리사이드막을 성장시키는 단계를 더 포함하되, 상기 RTA 어닐링 공정은 800 ℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8119526B2 (en) 2010-02-16 2012-02-21 Samsung Electronics Co., Ltd. Method of forming a metal layer and a method of fabricating a semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080248648A1 (en) * 2007-04-06 2008-10-09 Thompson David M Deposition precursors for semiconductor applications
US20080254218A1 (en) * 2007-04-16 2008-10-16 Air Products And Chemicals, Inc. Metal Precursor Solutions For Chemical Vapor Deposition
CN104347476B (zh) * 2013-07-23 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000001038A (ko) * 1998-06-08 2000-01-15 윤종용 엘리베이티드 소오스/드레인 영역을 갖는 모스 트랜지스터 및그 제조방법
KR20010061783A (ko) * 1999-12-29 2001-07-07 박종섭 모스 트랜지스터의 제조방법
KR20040037572A (ko) * 2002-10-29 2004-05-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1039514A1 (en) * 1998-09-14 2000-09-27 Matsushita Electric Industrial Co., Ltd. Apparatus for manufacturing semiconductor device and its manufacturing method
US6346477B1 (en) * 2001-01-09 2002-02-12 Research Foundation Of Suny - New York Method of interlayer mediated epitaxy of cobalt silicide from low temperature chemical vapor deposition of cobalt
US6521956B1 (en) * 2002-01-04 2003-02-18 Promos Technologies Inc. Semiconductor device having contact of Si-Ge combined with cobalt silicide

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000001038A (ko) * 1998-06-08 2000-01-15 윤종용 엘리베이티드 소오스/드레인 영역을 갖는 모스 트랜지스터 및그 제조방법
KR20010061783A (ko) * 1999-12-29 2001-07-07 박종섭 모스 트랜지스터의 제조방법
KR20040037572A (ko) * 2002-10-29 2004-05-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8119526B2 (en) 2010-02-16 2012-02-21 Samsung Electronics Co., Ltd. Method of forming a metal layer and a method of fabricating a semiconductor device

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