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KR100696508B1 - Flat Panel Display - Google Patents

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KR100696508B1
KR100696508B1 KR1020050030941A KR20050030941A KR100696508B1 KR 100696508 B1 KR100696508 B1 KR 100696508B1 KR 1020050030941 A KR1020050030941 A KR 1020050030941A KR 20050030941 A KR20050030941 A KR 20050030941A KR 100696508 B1 KR100696508 B1 KR 100696508B1
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KR
South Korea
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electrode
capacitor
conductive substrate
capacitor unit
face
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KR20060108790A (en
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구재본
정재경
신현수
모연곤
Original Assignee
삼성에스디아이 주식회사
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Publication date
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Abstract

본 발명은, 각 픽셀에 구비된 커패시터의 전압강하를 방지하기 위한 것으로, 도전성 기판과, 상기 도전성 기판의 일면에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 세 개의 커패시터가 병렬 연결된 커패시터 유닛을 포함하고, 상기 도전성 기판이 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치에 관한 것이다.The present invention is to prevent the voltage drop of the capacitor provided in each pixel, and includes a conductive substrate, an insulating film formed on one surface of the conductive substrate, a capacitor unit located on the insulating film, at least three capacitors are connected in parallel And the conductive substrate is one electrode of the capacitor unit.

Description

평판표시장치{Flat panel display device}Flat panel display device

도 1은 본 발명에 따른 평판 표시장치의 바람직한 일 실시예에 따른 AM 유기 발광표시장치의 일 화소의 회로도,1 is a circuit diagram of one pixel of an AM organic light emitting diode display according to an exemplary embodiment of the flat panel display according to the present invention;

도 2는 도 1에 따른 회로의 일 구현예를 나타내는 단면도,2 is a cross-sectional view showing an embodiment of the circuit according to FIG. 1;

도 3은 본 발명에 따른 평판 표시장치의 바람직한 다른 일 실시예에 따른 AM 유기 발광표시장치의 일 화소의 회로도,3 is a circuit diagram of one pixel of an AM organic light emitting diode display according to another exemplary embodiment of the flat panel display according to the present invention;

도 4는 도 3에 따른 회로의 일 구현예를 나타내는 단면도.4 shows a sectional view of an embodiment of the circuit according to FIG. 3;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 기판 101: 제1절연막100: substrate 101: first insulating film

102: 제2절연막 103: 게이트 절연막102: second insulating film 103: gate insulating film

104: 층간 절연막 105: 평탄화막104: interlayer insulating film 105: planarization film

106: 화소정의막 111: 반도체층106: pixel defining layer 111: semiconductor layer

113: 소오스 전극 114: 드레인 전극113: source electrode 114: drain electrode

131: 제1전극 132: 제2전극131: first electrode 132: second electrode

133: 제3전극 134: 제4전극133: third electrode 134: fourth electrode

140: 제1관통홀 143: 제2관통홀140: first through hole 143: second through hole

144: 제3관통홀 145: 제4관통홀144: third through hole 145: fourth through hole

161: 화소 전극 162: 유기 발광층161: pixel electrode 162: organic light emitting layer

163: 대향 전극163: counter electrode

본 발명은 평판 표시장치에 관한 것으로서, 보다 구체적으로는 각 화소에 구비된 커패시터의 전압강하를 방지할 수 있는 평판 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display, and more particularly, to a flat panel display capable of preventing a voltage drop of a capacitor included in each pixel.

통상적으로 유기 발광표시장치, TFT-LCD 등과 같은 평판형 표시장치는 구동특성상 초박형화 및 플랙시블화가 가능하여 이에 대한 많은 연구가 이루어지고 있다. In general, a flat panel display such as an organic light emitting diode display, a TFT-LCD, and the like can be made extremely thin and flexible in view of driving characteristics, and thus many studies have been made.

이러한 평판 표시장치에 있어서, 능동 구동형(Active Matrix type)의 평판 표시장치는 각 픽셀에 픽셀회로가 위치하며, 이 픽셀회로가 스캔라인, 데이터라인으로부터 인가되는 신호에 따라 화소를 제어하고 구동시킨다.In such a flat panel display device, an active matrix type flat panel display device includes pixel circuits in each pixel, and the pixel circuits control and drive the pixels according to signals applied from scan lines and data lines. .

한편, 능동 구동형 유기 발광표시장치의 경우, 각 픽셀회로에는 적어도 하나의 커패시터가 포함되어 있는 데, 픽셀이 복수개 구비되어 있으므로, 이 커패시터에서 전압강하가 일어날 수 있다. 이는 화면이 크고 픽셀 수 및 각 픽셀에 속한 커패시터의 개수가 많을수록 더욱 커지게 되어 문제가 된다.On the other hand, in the active driving type organic light emitting display device, each pixel circuit includes at least one capacitor, and since a plurality of pixels are provided, voltage drop may occur in the capacitor. This becomes a problem because the screen is larger and the number of pixels and the number of capacitors belonging to each pixel become larger.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 각 픽셀에 구비된 커패시터의 전압강하를 방지할 수 있는 평편표시장치를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, and an object thereof is to provide a flat display device that can prevent the voltage drop of the capacitor provided in each pixel.

상기 목적을 달성하기 위하여, 본 발명은, 도전성 기판과, 상기 도전성 기판의 일면에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 세 개의 커패시터가 병렬 연결된 커패시터 유닛을 포함하고, 상기 도전성 기판이 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치를 제공한다.In order to achieve the above object, the present invention includes a conductive substrate, an insulating film formed on one surface of the conductive substrate, a capacitor unit located on the insulating film, at least three capacitors are connected in parallel, the conductive substrate is the capacitor Provided is a flat panel display device, which serves as one electrode of a unit.

본 발명은 또한, 전술한 목적을 달성하기 위하여, 도전성 기판과, 상기 도전성 기판의 일면에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 세 개의 커패시터가 병렬 연결된 커패시터 유닛과, 상기 절연막 상에 위치한 것으로, 반도체층과, 상기 반도체층에 접하는 소오스 전극 및 드레인 전극과, 상기 반도체층, 소오스 전극 및 드레인 전극과 각각 절연된 게이트 전극을 구비하고, 상기 커패시터 유닛에 전기적으로 연결된 적어도 하나의 박막 트랜지스터와, 상기 절연막 상에 위치하고, 상기 박막 트랜지스터 및 커패시터 유닛에 전기적으로 연결된 발광소자를 포함하고, 상기 도전성 기판은 상기 발광소자의 하나의 전원공급원이 되며, 동시에 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치를 제공한다.In order to achieve the above object, the present invention also provides a conductive substrate, an insulating film formed on one surface of the conductive substrate, a capacitor unit disposed on the insulating film, and at least three capacitors connected in parallel with each other. At least one thin film transistor having a semiconductor layer, a source electrode and a drain electrode in contact with the semiconductor layer, a gate electrode insulated from the semiconductor layer, the source electrode, and the drain electrode, respectively, and electrically connected to the capacitor unit; And a light emitting device positioned on the insulating film and electrically connected to the thin film transistor and the capacitor unit, wherein the conductive substrate serves as one power supply source of the light emitting device, and at the same time, serves as one electrode of the capacitor unit. Provide a flat panel display device.

이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명에 따른 평판 표시장치의 바람직한 일 실시예에 따른 AM 유기 발광표시장치의 일 화소의 회로도를 도시한 것이다.FIG. 1 illustrates a circuit diagram of one pixel of an AM organic light emitting diode display according to an exemplary embodiment of the flat panel display according to the present invention.

도 1을 참조하여 볼 때, 본 발명의 바람직한 일 실시예에 따른 AM 유기 전계 발광표시장치의 각 화소는 구동 박막 트랜지스터(이하, "TFT"라 함)(M1)와, 커패시터 유닛(Cst)와, 유기 발광소자(OLED)와, 적어도 하나의 스위칭 소자(S1)를 구비한다. Referring to FIG. 1, each pixel of an AM organic light emitting display device according to an exemplary embodiment of the present invention may include a driving thin film transistor (hereinafter referred to as “TFT”) M1, a capacitor unit Cst, And an organic light emitting diode OLED and at least one switching element S1.

상기 스위칭 소자(S1)는 스캔 라인(Scan)에 인가되는 스캔 신호에 의해 ON/OFF되어 데이터 라인(Data)에 인가되는 데이터 신호를 커패시터 유닛(Cst) 및 구동 TFT(M1)에 전달한다. 이러한 스위칭 소자(S1)로는 적어도 하나의 박막 트랜지스터가 사용될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 복수개의 박막 트랜지스터와 커패시터를 구비한 스위칭 회로가 구비될 수도 있고, 구동 TFT(M1)의 Vth값을 보상해주는 회로나, 구동전원(Vdd)의 전압강하를 보상해주는 회로가 더 구비될 수도 있다.The switching element S1 is turned on / off by a scan signal applied to the scan line Scan to transfer a data signal applied to the data line Data to the capacitor unit Cst and the driving TFT M1. At least one thin film transistor may be used as the switching element S1, but is not limited thereto. A switching circuit including a plurality of thin film transistors and a capacitor may be provided, and a Vth value of the driving TFT M1 may be provided. A circuit for compensating for or a voltage compensating for a voltage drop of the driving power source Vdd may be further provided.

상기 구동 TFT(M1)는 스위칭 소자(S1)를 통해 전달되는 데이터 신호에 따라, 유기 발광소자(OLED)로 유입되는 전류량을 결정한다. The driving TFT M1 determines the amount of current flowing into the organic light emitting diode OLED according to the data signal transmitted through the switching element S1.

상기 커패시터 유닛(Cst)은 스위칭 소자(S1)를 통해 전달되는 데이터 신호를 한 프레임동안 저장한다. 도 1에서 볼 수 있듯이, 본 발명의 바람직한 일 실시예에 있어, 상기 커패시터 유닛(Cst)은 제1커패시터(C1), 제2커패시터(C2), 및 제3커패시터(C3)의 세 개의 커패시터를 더 구비할 수 있다.The capacitor unit Cst stores a data signal transmitted through the switching element S1 for one frame. As shown in FIG. 1, in one preferred embodiment of the present invention, the capacitor unit Cst includes three capacitors of a first capacitor C1, a second capacitor C2, and a third capacitor C3. It may be further provided.

도 1에 따른 회로도에서 구동 TFT(M1)는 PMOS TFT로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니며, NMOS TFT로 형성할 수도 있음은 물론이다. 그리고, 상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 한정되는 것은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.In the circuit diagram according to FIG. 1, the driving TFT M1 is illustrated as a PMOS TFT, but the present invention is not necessarily limited thereto, and may be formed of an NMOS TFT. In addition, the number of the thin film transistors and capacitors as described above is not necessarily limited thereto, and of course, a larger number of thin film transistors and capacitors may be provided.

이러한 AM 유기 발광표시장치는 메탈 기판 상에 구현될 수 있는 데, 도 2에는 그 일 예에 대한 단면을 도시하였다. 도 2는 도 1의 회로도에서 구동 TFT(M1), 유기 발광 소자(OLED), 및 커패시터 유닛(Cst)의 단면을 나타낸 것이다.The AM organic light emitting diode display may be implemented on a metal substrate. FIG. 2 is a cross-sectional view of an example thereof. 2 is a cross-sectional view of the driving TFT M1, the organic light emitting diode OLED, and the capacitor unit Cst in the circuit diagram of FIG. 1.

도 2에서는 구동 TFT(M1)만을 도시하였으나, 스위칭 소자(S1)가 TFT로 구비될 경우, 이 스위칭 소자(S1)의 TFT도 이 구동 박막 트랜지스터(M1)의 형성 시에 형성될 수 있으므로, 이하에서는 구동 박막 트랜지스터(M1)만으로 설명토록 한다.Although only the driving TFT M1 is shown in FIG. 2, when the switching element S1 is provided as a TFT, the TFT of the switching element S1 may also be formed when the driving thin film transistor M1 is formed. In the following description, only the driving thin film transistor M1 will be described.

전술한 바와 같이, 본 발명은 도전성 기판(100)을 구비하는 데, 이 도전성 기판(100)은, 금속제 호일, 예컨대, 스테인레스 스틸, Ti, Mo, Invar합금, Inconel 합금, 및 Kovar 합금 등으로 구비될 수 있다.As described above, the present invention includes a conductive substrate 100, which is made of a metal foil such as stainless steel, Ti, Mo, Invar alloy, Inconel alloy, Kovar alloy, or the like. Can be.

이러한 금속제 기판(100)은 그 표면을 세정한 후 평탄화처리하는 데, 평탄화 처리는 화학적-기계적 폴리싱(CMP) 방법을 사용할 수 있다. 이 외에도 유전체 물질을 스핀 코팅해 SOG(Spin-on-glass)층을 형성할 수도 있다.The metal substrate 100 is cleaned and then planarized, and the surface of the metal substrate 100 may use a chemical-mechanical polishing (CMP) method. In addition, a spin-on-glass (SOG) layer may be formed by spin coating a dielectric material.

평탄화 처리된 기판(100)의 표면에는 도 2에서 볼 수 있듯이, 제1절연막(101)이 형성되는 데, 이 제1절연막(101)은 기판(100)으로부터 확산되어 나올 가능성이 있는 금속 원소들, 예컨대, 상기 기판(100)에 포함되어 있을 수 있는 철, 크롬, 니켈, 탄소, 망간 등의 금속 원소를 차단하는 확산 방지막 및/또는 기판(100)의 표면을 평탄화하는 버퍼막을 포함할 수 있다. As shown in FIG. 2, a first insulating film 101 is formed on the surface of the planarized substrate 100, and the first insulating film 101 is formed of metal elements that may diffuse out of the substrate 100. For example, a diffusion barrier layer may block a metal element such as iron, chromium, nickel, carbon, and manganese, which may be included in the substrate 100, and / or a buffer layer to planarize the surface of the substrate 100. .

이러한 확산방지막은 티탄나이트라이드(TiN), 티탄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 및 이들의 화합물 중 적어도 하나를 포함하도록 구 비될 수 있으며, 두께도, 대략 10 내지 100nm 정도의 두께가 되도록 할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 표시장치 전체의 크기나 용도 등을 고려하여 다양하게 변형 가능하다.The diffusion barrier layer may be provided to include at least one of titanium nitride (TiN), titanium aluminum nitride (TiAlN), silicon carbide (SiC), and a compound thereof, and the thickness thereof may be about 10 to 100 nm thick. You can do that. However, the present invention is not limited thereto, and various modifications may be made in consideration of the size, use, and the like of the entire display device.

버퍼막은 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다. 유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.The buffer film may be formed of an organic insulating film, an inorganic insulating film, or an organic-inorganic hybrid film, and may have a single structure or a multilayer structure thereof. As the organic insulating film, a polymer material may be used. Examples thereof include general general polymers (PMMA, PS), polymer derivatives having phenol groups, acrylic polymers, imide polymers, arylether polymers, amide polymers, fluorine polymers, p-xylene polymers, vinyl alcohol polymers and blends thereof are possible. As the inorganic insulating film, SiO 2, SiNx, SiON, Al 2 O 3 , TiO 2 , Ta 2 O 5 , HfO 2 , ZrO 2 , BST, PZT, and the like are possible.

한편, 도 2에 도시된 바와 같이, 기판(100)의 타측 표면에도 제2절연막(102)이 더 형성될 수 있다. 이 제2절연막(102)도 전술한 제1절연막(101)에 사용할 수 있는 물질들을 이용하여 형성할 수 있다.On the other hand, as shown in Figure 2, the second insulating film 102 may be further formed on the other surface of the substrate 100. The second insulating film 102 can also be formed using materials that can be used for the first insulating film 101 described above.

제1절연막(101) 상에 박막 트랜지스터의 반도체층(111)을 형성한다. The semiconductor layer 111 of the thin film transistor is formed on the first insulating layer 101.

상기 반도체층(111)은 무기 반도체나 유기 반도체를 사용할 수 있다.The semiconductor layer 111 may be an inorganic semiconductor or an organic semiconductor.

무기 반도체로는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 본 발명과 같이, 제1절연막(101)을 구비한 기판(100)을 사용할 경우에는, 아모퍼스(amorphous) 실리콘을 제1절연막(101) 상에 형성한 후, 결정화 공정을 거쳐, 폴리 실리콘으로 형성한 후, 이를 패터닝해 반도체층(111)으로서 사용할 수 있다. 아모퍼스 실리콘의 결정화는 고상결정화(Solid Phase Crystallization: SPC), 레이저 결정화, 연속측면고상화(Sequential Lateral Solidification: SLS), 금속 유도 결정화(Metal Induced Crystallization), 금속 유도 측면 결정화(Metal Induced Lateral Crystallization) 등이 사용될 수 있는 데, 이 외에도 다양한 결정화방법이 사용될 수 있다. 본 발명은 이와 같은 결정화시에도 금속제 기판(100)이기 때문에, 고온 공정이 쉽게 적용 가능하다.The inorganic semiconductor may include CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, and Si. As in the present invention, in the case of using the substrate 100 with the first insulating film 101, amorphous silicon is formed on the first insulating film 101, and then subjected to a crystallization process to polysilicon. After forming, it can be patterned and used as the semiconductor layer 111. The crystallization of amorphous silicon is solid phase crystallization (SPC), laser crystallization, sequential lateral solidification (SLS), metal induced crystallization, metal induced lateral crystallization Etc. may be used, in addition, various crystallization methods may be used. Since the present invention is a metal substrate 100 even during such crystallization, a high temperature process can be easily applied.

한편, 유기 반도체 물질로는, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌테트라카르복실릭디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌테트라카르복실릭디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 등이 사용될 수 있다. On the other hand, as the organic semiconductor material, pentacene (tetracene), tetracene (tetracene), anthracene (anthracene), naphthalene (alpha) 6- thiophene, alpha-4-thiophene, perylene (perylene) and Derivatives thereof, rubrene and derivatives thereof, coronene and derivatives thereof, perylene tetracarboxylic diimide and derivatives thereof, perylene tetracarboxylic hydride dianhydride) and derivatives thereof, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanine and derivatives thereof, with or without metal, naphthalenetetracarboxylic Naphthalene tetracarboxylic diimide and its derivatives, naphthalene tetracarboxylic dianhydride and its derivatives, pyromellitic dianhydride The beads and their derivatives, pyromellitic Pyro tick diimide and its derivatives, conjugated polymer containing thiophene and its derivatives, fluorene and its derivatives and polymer containing fluorene and the like may be used.

반도체층(111)은 채널 영역(111a)을 중심으로 소오스 영역(111b) 및 드레인 영역(111c)으로 구분될 수 있다. 소오스 영역(111b) 및 드레인 영역(111c)은 TFT에 따라 달라질 수 있다.The semiconductor layer 111 may be divided into a source region 111b and a drain region 111c around the channel region 111a. The source region 111b and the drain region 111c may vary depending on the TFT.

이 반도체층(111)의 형성과 동시에 커패시터 유닛(Cst)의 제1전극(131)이 형성된다.Simultaneously with the formation of the semiconductor layer 111, the first electrode 131 of the capacitor unit Cst is formed.

반도체층(111)과, 커패시터 유닛(Cst)의 제1전극(131)이 형성된 후에는, 상기 반도체층(111) 및 상기 제1전극(131)을 덮도록 게이트 절연막(103)을 형성하고, 게이트 절연막(103) 위의 채널 영역(111a)에 대응되는 위치에 게이트 전극(112)을 형성한다. 이 게이트 전극(112)의 형성 시, 커패시터 유닛(Cst)의 제2전극(132)이 형성된다. 상기 게이트 전극(112) 및 커패시터 유닛(Cst)의 제2전극(132)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 사용할 수도 있다. 그리고, 단층(single layer) 또는 복수층(multi-layer)의 구조로 형성될 수 있다.After the semiconductor layer 111 and the first electrode 131 of the capacitor unit Cst are formed, a gate insulating film 103 is formed to cover the semiconductor layer 111 and the first electrode 131. The gate electrode 112 is formed at a position corresponding to the channel region 111a on the gate insulating layer 103. When the gate electrode 112 is formed, the second electrode 132 of the capacitor unit Cst is formed. The gate electrode 112 and the second electrode 132 of the capacitor unit Cst are metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, and compounds thereof. It may include a material, or may include a transparent conductive material such as ITO, IZO, ZnO, or In 2 O 3. In addition, a conductive paste containing conductive organic materials or conductive particles such as Ag, Mg, and Cu may be used. And, it may be formed in a structure of a single layer or a multi-layer.

한편, 상기 게이트 절연막(103) 및 제1절연막(101)에는 제1관통홀(140)이 형성되어, 게이트 절연막(103) 상에 형성되는 커패시터 유닛(Cst)의 제2전극(132)이 상기 기판(100)에 콘택되도록 한다.Meanwhile, a first through hole 140 is formed in the gate insulating film 103 and the first insulating film 101, so that the second electrode 132 of the capacitor unit Cst formed on the gate insulating film 103 is formed. Contact the substrate 100.

다음으로, 상기 게이트 전극(112) 및 상기 제2전극(132)을 덮도록 기판(100) 상에 층간 절연막(104)이 형성된다.Next, an interlayer insulating layer 104 is formed on the substrate 100 to cover the gate electrode 112 and the second electrode 132.

그리고, 층간 절연막(104) 및 게이트 절연막(103)을 관통하도록 콘택 홀 (141)(142)을 형성하고, 소오스/드레인 전극(113)(114)을 층간 절연막(34) 상에 형성한다. 소오스/드레인 전극(113)(114)은 콘택 홀(141)(142)을 통해 반도체층(111)의 소오스/드레인 영역(111b)(111c)에 각각 콘택된다. 그리고, 이 때, 층간절연막(104)에는 제2관통홀(143)이 형성되어, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132)과 콘택된다.The contact holes 141 and 142 are formed to penetrate the interlayer insulating film 104 and the gate insulating film 103, and the source / drain electrodes 113 and 114 are formed on the interlayer insulating film 34. The source / drain electrodes 113 and 114 are respectively contacted to the source / drain regions 111b and 111c of the semiconductor layer 111 through the contact holes 141 and 142. In this case, a second through hole 143 is formed in the interlayer insulating film 104 so that the source electrode 113 is in contact with the second electrode 132 of the capacitor unit Cst.

상기 소오스/드레인 전극(113)(114)도 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 사용할 수도 있다. 그리고, 단층(single layer) 또는 복수층(multi-layer)의 구조로 형성될 수 있다.The source / drain electrodes 113 and 114 also include metal materials such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, and compounds thereof, or ITO, IZO. It may include a transparent conductive material such as, ZnO, or In2O3. In addition, a conductive paste containing conductive organic materials or conductive particles such as Ag, Mg, and Cu may be used. And, it may be formed in a structure of a single layer or a multi-layer.

이 때, 층간 절연막(104) 상에는 커패시터 유닛(Cst)의 제3전극(133)이 상기 소오스/드레인 전극(113)(114)의 형성과 동시에 형성되는 데, 먼저, 게이트 절연막(103) 및 층간 절연막(104)에 제3관통홀(144)을 형성하고, 층간 절연막(104) 상에 커패시터 유닛(Cst)의 제3전극(133)이 형성되도록 해, 이 제3전극(133)이 상기 제1전극(131)과 콘택되도록 한다.At this time, the third electrode 133 of the capacitor unit Cst is formed on the interlayer insulating film 104 at the same time as the source / drain electrodes 113 and 114 are formed. First, the gate insulating film 103 and the interlayer are formed. The third through hole 144 is formed in the insulating film 104, and the third electrode 133 of the capacitor unit Cst is formed on the interlayer insulating film 104. The first electrode 131 is in contact with the first electrode 131.

한편, 상기 TFT의 구조는 반드시 도 2에 따른 실시예에 한정되지 않으며, 바텀 게이트 구조 등 다양한 박막 트랜지스터 구조가 모두 적용 가능함은 물론이다.  Meanwhile, the structure of the TFT is not necessarily limited to the embodiment of FIG. 2, and various thin film transistor structures such as a bottom gate structure may be applicable.

이렇게 박막 트랜지스터 및 커패시터 유닛(Cst)이 형성된 후에는, 이들을 덮도록 평탄화막(105)이 형성된다.After the thin film transistor and the capacitor unit Cst are formed in this manner, the planarization film 105 is formed to cover them.

이 평탄화막(105)에 비아 홀(164)을 형성하고, 유기 발광소자(OLED)의 화소전극(161)을 평탄화막(105) 상에 형성한다. 이에 따라, 화소전극(161)은 구동 박막 트랜지스터(M1)의 드레인 전극(114)에 연결된다.The via hole 164 is formed in the planarization film 105, and the pixel electrode 161 of the organic light emitting diode OLED is formed on the planarization film 105. Accordingly, the pixel electrode 161 is connected to the drain electrode 114 of the driving thin film transistor M1.

다음으로, 평탄화막(105) 및 화소전극(161)을 덮도록 화소정의막(106)이 형성된 후, 화소정의막(106)에 화소전극(161)의 소정 부분이 노출되도록 개구(107)를 형성한다. Next, after the pixel definition layer 106 is formed to cover the planarization layer 105 and the pixel electrode 161, the opening 107 is formed to expose a predetermined portion of the pixel electrode 161 to the pixel definition layer 106. Form.

전술한 게이트 절연막(103), 층간 절연막(104), 평탄화막(105), 및 화소정의막(106)도 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다. 유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.The gate insulating film 103, the interlayer insulating film 104, the planarization film 105, and the pixel definition film 106 described above may also be formed of an organic insulating film, an inorganic insulating film, or an organic-inorganic hybrid film. It may be made of a multilayer structure. As the organic insulating film, a polymer material may be used. Examples thereof include general general polymers (PMMA, PS), polymer derivatives having phenol groups, acrylic polymers, imide polymers, arylether polymers, amide polymers, fluorine polymers, p-xylene polymers, vinyl alcohol polymers and blends thereof are possible. As the inorganic insulating film, SiO 2, SiNx, SiON, Al 2 O 3 , TiO 2 , Ta 2 O 5 , HfO 2 , ZrO 2 , BST, PZT, and the like are possible.

화소정의막(106)의 개구(107)로 노출된 화소전극(161) 상에 유기 발광층(162) 및 대향전극(163)이 순차로 형성된다. The organic emission layer 162 and the counter electrode 163 are sequentially formed on the pixel electrode 161 exposed through the opening 107 of the pixel definition layer 106.

상기 화소전극(161)은 애노우드 전극의 기능을 하고, 상기 대응전극(163)은 캐소오드 전극의 기능을 할 수 있는 데, 화소전극(161)은 각 화소의 크기에 대응되도록 패터닝될 수 있고, 대응전극(163)은 모든 화소들을 덮도록 형성될 수 있다.The pixel electrode 161 may function as an anode electrode, and the corresponding electrode 163 may function as a cathode electrode. The pixel electrode 161 may be patterned to correspond to the size of each pixel. The corresponding electrode 163 may be formed to cover all the pixels.

상기 유기 발광표시장치는 기판(100)이 금속재로 구비되므로, 전면 발광형(top emission type)이 될 수 있다. 이 경우, 상기 화소전극(161)은 반사형 전극으로 사용될 수 있는 데, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다. 그리고, 상기 대향 전극(163)은 투명 전극으로 구비될 수 있는데, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기 발광층(162)을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다.The organic light emitting diode display may be a top emission type since the substrate 100 is formed of a metal material. In this case, the pixel electrode 161 may be used as a reflective electrode, and after forming a reflective film with Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or a compound thereof , ITO, IZO, ZnO, or In 2 O 3 can be formed thereon. In addition, the counter electrode 163 may be provided as a transparent electrode, and a metal having a small work function, that is, Li, Ca, LiF / Ca, LiF / Al, Al, Mg, and a compound thereof may be formed in the organic light emitting layer 162. After the deposition is directed toward, the auxiliary electrode layer or the bus electrode line may be formed on the transparent electrode forming material such as ITO, IZO, ZnO, or In 2 O 3.

상기 화소전극(161) 및 대향전극(163)은 반드시 전술한 물질로 형성되는 것에 한정되지 않으며, 전도성 유기물이나, 도전성 페이스트 등으로 형성할 수도 있다.The pixel electrode 161 and the counter electrode 163 are not limited to those formed of the above-described materials, and may be formed of a conductive organic material, a conductive paste, or the like.

상기 유기 발광층(162)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형 성된다.The organic light emitting layer 162 may be a low molecular or polymer organic layer, and when the low molecular organic layer is used, a hole injection layer (HIL), a hole transport layer (HTL), and an organic emission layer (EML) ), An electron transport layer (ETL), an electron injection layer (EIL), or the like, may be formed by stacking a single or a complex structure, and the usable organic material may be copper phthalocyanine (CuPc). , N, N-di (naphthalen-1-yl) -N, N'-diphenyl-benzidine (N, N'-Di (naphthalene-1-yl) -N, N'-diphenyl-benzidine: NPB), Various applications are possible, including tris-8-hydroxyquinoline aluminum (Alq3). These low molecular weight organic layers are formed by vacuum deposition.

고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.In the case of the polymer organic layer, the structure may include a hole transporting layer (HTL) and a light emitting layer (EML). In this case, PEDOT is used as the hole transporting layer, and polyvinylvinylene (PPV) and polyfluorene are used as the light emitting layer. Polymer organic materials such as (Polyfluorene) are used and can be formed by screen printing or inkjet printing.

상기 유기 발광소자(OLED)를 형성한 후에는, 그 상부를 밀봉하여 외기로부터 차단한다.After the organic light emitting diode OLED is formed, the upper portion thereof is sealed to block the outside air.

본 발명에 있어, 기판(100)과, 제1절연막(101)과, 제1전극(131)에 의해 제1커패시터(C1)가 이루어지고, 제1전극(131)과, 게이트 절연막(103)과, 제2전극(132)에 의해 제2커패시터(C2)가 이루어지며, 제2전극(132)과, 층간 절연막(104)과, 제3전극(133)에 의해 제3커패시터(C3)가 이루어진다. 이 때, 제2전극(132)은 기판(100)에 연결되어 있고, 제3전극(133)은 제1전극(131)에 연결되어 있어, 제1커패시터(C1), 제2커패시터(C2), 및 제3커패시터(C3)가 병렬로 연결된 구조를 취하게 된다. 그리고, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132)에 콘택되어 있어, 도 1에서와 같이, 구동 TFT(M1)와 커패시터 유닛(Cst)이 전기적으로 연결된 구조를 취할 수 있게 된다. 도2에 도시하지는 않았지만, 상기 소오스/드레인 전극(113)(114)의 형성 시에 구동 전원 라인(Vdd)도 형성되고, 이 구동 전원 라인(Vdd)이 소오스 전극(113)과 연결되어 있어, 도 1의 회로를 구현할 수 있게 된다.In the present invention, the first capacitor C1 is formed by the substrate 100, the first insulating film 101, and the first electrode 131, and the first electrode 131 and the gate insulating film 103. The second capacitor C2 is formed by the second electrode 132, and the third capacitor C3 is formed by the second electrode 132, the interlayer insulating layer 104, and the third electrode 133. Is done. At this time, the second electrode 132 is connected to the substrate 100, and the third electrode 133 is connected to the first electrode 131, so that the first capacitor C1, the second capacitor C2 , And have a structure in which the third capacitor C3 is connected in parallel. Since the source electrode 113 is in contact with the second electrode 132 of the capacitor unit Cst, as shown in FIG. 1, the driving TFT M1 and the capacitor unit Cst may be electrically connected. Will be. Although not shown in FIG. 2, a driving power line Vdd is also formed when the source / drain electrodes 113 and 114 are formed, and the driving power line Vdd is connected to the source electrode 113. The circuit of FIG. 1 can be implemented.

이처럼, 본 발명은 도전성 기판(100)을 커패시터 유닛(Cst)의 한 전극으로 사용함으로써, 커패시터 유닛(Cst)의 전압 강하를 막을 수 있으며, 이 도전성 기판 (100)은 동시에 구동 전원(Vdd) 라인과도 전기적으로 연결되어 있어, 구동 전원(Vdd) 전압 강하를 막을 수 있다.As such, the present invention can prevent the voltage drop of the capacitor unit Cst by using the conductive substrate 100 as one electrode of the capacitor unit Cst, and the conductive substrate 100 simultaneously drives the power supply Vdd line. It is also electrically connected to one another, thereby preventing a voltage drop in the driving power supply (Vdd).

이상 설명한 바와 같은 본 발명의 커패시터 구조는 다양한 구조에 적용 가능하다.The capacitor structure of the present invention as described above can be applied to various structures.

도 3은 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광표시장치의 회로도이고, 도 4는 도 3의 회로도 중 구동 TFT(M1), 유기 발광 소자(OLED), 및 커패시터 유닛(Cst)의 단면을 나타낸 것이다.3 is a circuit diagram of an organic light emitting diode display according to another exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view of the driving TFT M1, the organic light emitting diode OLED, and the capacitor unit Cst in the circuit diagram of FIG. 3. It is shown.

도 3 및 도 4에 따른 실시예는 그 기본적 구조는 전술한 도 1 및 도 2에 따른 실시예와 동일하므로, 상세한 설명은 생략하고, 차이점을 중심으로 설명한다.3 and 4, since the basic structure thereof is the same as that of the embodiment of FIGS. 1 and 2 described above, the detailed description thereof will be omitted and the differences will be mainly described.

도 3에서 볼 수 있듯이, 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광표시장치는 커패시터 유닛(Cst)이 제1커패시터(C1), 제2커패시터(C2), 제3커패시터(C3), 및 제4커패시터(C4)의 네 개의 커패시터를 구비하며, 이들은 서로 병렬로 연결되어 있다.As shown in FIG. 3, in the organic light emitting diode display according to another exemplary embodiment, the capacitor unit Cst includes a first capacitor C1, a second capacitor C2, a third capacitor C3, and Four capacitors of the fourth capacitor C4 are provided, which are connected in parallel with each other.

도 4에서 볼 수 있듯이, 상기 제1커패시터(C1)는 기판(100)과, 제1절연막(101)과, 제1전극(131)에 의해 이루어지고, 상기 제2커패시터(C2)는 제1전극(131)과, 게이트 절연막(103)과, 제2전극(132)에 의해 이루어지며, 상기 제3커패시터(C3)는 제2전극(132)과, 층간 절연막(104)과, 제3전극(133)에 의해 이루어진다. 그리고, 상기 제4커패시터(C4)는 제3전극(133)과, 평탄화막(105)과, 평탄화막(105) 상에 형성된 제4전극(134)에 의해 이루어진다. 상기 제4전극(134)은 화소 전극(161)의 형성과 동시에 형성된 것이다. 이 제4전극(134)은 평탄화막(105)에 형성된 제4관통홀(145)에 의해 소오스 전극(113)에 콘택된다.As shown in FIG. 4, the first capacitor C1 is formed of the substrate 100, the first insulating layer 101, and the first electrode 131, and the second capacitor C2 is formed of the first capacitor. The third capacitor C3 includes a second electrode 132, an interlayer insulating film 104, and a third electrode. The electrode is formed of an electrode 131, a gate insulating film 103, and a second electrode 132. 133 is made. The fourth capacitor C4 is formed by the third electrode 133, the planarization film 105, and the fourth electrode 134 formed on the planarization film 105. The fourth electrode 134 is formed at the same time as the pixel electrode 161 is formed. The fourth electrode 134 is contacted to the source electrode 113 by a fourth through hole 145 formed in the planarization film 105.

한편, 상기와 같은 커패시터 유닛(Cst)에 있어, 제2전극(132)은 기판(100)에, 제3전극(133)은 제1전극(131)에, 제4전극(134)은 제2전극(132)에 각각 전기적으로 연결되어 있어, 제1커패시터(C1), 제2커패시터(C2), 제3커패시터(C3), 및 제4커패시터(C4)가 서로 병렬로 연결된 구조를 취하게 된다. 그리고, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132) 및 제4전극(134)에 콘택되어 있어, 도 3에서와 같이, 구동 TFT(M1)와 커패시터 유닛(Cst)이 전기적으로 연결된 구조를 취할 수 있게 된다. 도4에 도시하지는 않았지만, 상기 소오스/드레인 전극(113)(114)의 형성 시에 구동 전원 라인(Vdd)도 형성되고, 이 구동 전원 라인(Vdd)이 소오스 전극(113)과 연결되어 있어, 도 3의 회로를 구현할 수 있게 됨은 전술한 바와 같다.On the other hand, in the capacitor unit Cst as described above, the second electrode 132 is on the substrate 100, the third electrode 133 is on the first electrode 131, and the fourth electrode 134 is on the second surface. The first capacitor C1, the second capacitor C2, the third capacitor C3, and the fourth capacitor C4 are connected in parallel to each other so as to be electrically connected to the electrodes 132. . The source electrode 113 is in contact with the second electrode 132 and the fourth electrode 134 of the capacitor unit Cst. As shown in FIG. 3, the driving TFT M1 and the capacitor unit Cst are connected to each other. It is possible to take an electrically connected structure. Although not shown in FIG. 4, a driving power supply line Vdd is also formed when the source / drain electrodes 113 and 114 are formed, and the driving power supply line Vdd is connected to the source electrode 113. The circuit of FIG. 3 can be implemented as described above.

그 외의 구조는 전술한 실시예와 동일하다.The other structure is the same as the above-mentioned embodiment.

이러한 실시예의 경우에도, 기판(100)이 커패시터 유닛(Cst)의 한 전극이 되므로, 커패시터 유닛(Cst)의 전압강하를 방지할 수 있으며, 구동전원을 인가하는 구동전원(Vdd) 라인이 역시 기판(100)에 전기적으로 연결되어 있어, 구동전압의 강하를 방지할 수 있다.Even in this embodiment, since the substrate 100 becomes one electrode of the capacitor unit Cst, the voltage drop of the capacitor unit Cst can be prevented, and the driving power supply Vdd line for applying the driving power is also provided to the substrate. Since it is electrically connected to the (100), it is possible to prevent the drop in the driving voltage.

본 발명과 같이 병렬 연결된 커패시터 구조는 반드시 전술한 적층 구조에 한정되는 것은 아니며, 다른 도전체 구조가 병합될 경우에는 다양하게 더 추가되어 적층 형성될 수 있을 것이다.The capacitor structure connected in parallel as in the present invention is not necessarily limited to the above-described stacked structure, and in the case where other conductor structures are merged, various additionally added capacitors may be stacked.

또한, 본 발명에 있어서는, 비록 도면으로 도시하지는 않았지만, 상기 기판 (100)을 구동전원(Vdd)의 라인으로 사용할 수도 있다.In the present invention, although not shown in the drawings, the substrate 100 may be used as a line of the driving power source Vdd.

본 발명은 반드시 유기 발광표시장치에만 적용될 것은 아니며, 액정 표시장치, 무기 전계 발광 표시장치, 및 전자 방출 표시장치 등 다양한 평판 표시장치에 그대로 적용될 수 있음은 물론이다.The present invention is not necessarily applied only to an organic light emitting display device, but may be applied to various flat panel display devices such as a liquid crystal display, an inorganic electroluminescent display, and an electron emission display.

상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above, the following effects can be obtained.

첫째, 커패시터 유닛의 전극이 도전성 기판이 됨으로써 커패시터(Cst)의 전압강하를 방지할 수 있다.First, since the electrode of the capacitor unit becomes a conductive substrate, the voltage drop of the capacitor Cst can be prevented.

둘째, Vdd 라인의 라인 저항에 따른 구동전압의 강하를 방지할 수 있다.Second, it is possible to prevent the drop of the driving voltage according to the line resistance of the Vdd line.

본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary and will be understood by those of ordinary skill in the art that various modifications and variations can be made therefrom.

Claims (17)

도전성 기판;Conductive substrates; 상기 도전성 기판의 일면에 형성된 절연막; 및An insulating film formed on one surface of the conductive substrate; And 상기 절연막 상에 위치하고, 세 개의 커패시터가 병렬 연결된 커패시터 유닛;을 포함하고,A capacitor unit disposed on the insulating layer, and three capacitors connected in parallel; 상기 도전성 기판이 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치.And the conductive substrate is one electrode of the capacitor unit. 제1항에 있어서, The method of claim 1, 상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 세 개의 전극을 구비한 것을 특징으로 하는 평판표시장치. And the capacitor unit has three electrodes stacked in a direction perpendicular to the conductive substrate. 제2항에 있어서, The method of claim 2, 상기 커패시터 유닛은, The capacitor unit, 상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;A first capacitor including the conductive substrate and a first electrode positioned on the conductive substrate so as to face the conductive substrate; 상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터; 및A second capacitor disposed on the first electrode to face the first electrode and the first electrode, the second capacitor including a second electrode electrically connected to the conductive substrate; And 상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.And a third capacitor disposed on the second electrode so as to face the second electrode and the second electrode, the third capacitor including a third electrode electrically connected to the first electrode. 제1항에 있어서, The method of claim 1, 상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 네 개의 전극을 구비한 것을 특징으로 하는 평판표시장치. And the capacitor unit has four electrodes stacked in a direction perpendicular to the conductive substrate. 제4항에 있어서, The method of claim 4, wherein 상기 커패시터 유닛은, The capacitor unit, 상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;A first capacitor including the conductive substrate and a first electrode positioned on the conductive substrate so as to face the conductive substrate; 상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터;A second capacitor disposed on the first electrode to face the first electrode and the first electrode, the second capacitor including a second electrode electrically connected to the conductive substrate; 상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터; 및A third capacitor disposed on the second electrode so as to face the second electrode and the second electrode, and including a third electrode electrically connected to the first electrode; And 상기 제3전극과, 상기 제3전극과 대향되도록 상기 제3전극 상에 위치하고, 상기 제2전극과 전기적으로 연결된 제4전극을 포함하는 제4커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.And a fourth capacitor disposed on the third electrode so as to face the third electrode, and including a fourth electrode electrically connected to the second electrode. 제1항에 있어서, The method of claim 1, 상기 절연막 상에 위치한 것으로, 반도체층과, 상기 반도체층에 접하는 소오스 전극 및 드레인 전극과, 상기 반도체층, 소오스 전극 및 드레인 전극과 각각 절연된 게이트 전극을 구비한 박막 트랜지스터를 더 포함하고,A thin film transistor on the insulating layer, the thin film transistor including a semiconductor layer, a source electrode and a drain electrode in contact with the semiconductor layer, and a gate electrode insulated from the semiconductor layer, the source electrode and the drain electrode, respectively; 상기 커패시터 유닛의 한 전극은 상기 반도체층, 상기 게이트 전극, 및 상기 소오스 및 드레인 전극 중 하나와 동시에 형성된 것을 특징으로 하는 평판 표시장치.And one electrode of the capacitor unit is formed simultaneously with one of the semiconductor layer, the gate electrode, and the source and drain electrodes. 제1항에 있어서, The method of claim 1, 상기 절연막 상에 위치한 화소 전극을 더 포함하고,A pixel electrode disposed on the insulating film; 상기 커패시터 유닛의 한 전극은 상기 화소 전극과 동시에 형성된 것을 특징으로 하는 평판 표시장치.And one electrode of the capacitor unit is formed simultaneously with the pixel electrode. 제1항에 있어서, The method of claim 1, 상기 절연막 상에 위치하고, 상기 커패시터에 전기적으로 연결된 발광소자를 더 포함하고, A light emitting element disposed on the insulating layer and electrically connected to the capacitor; 상기 커패시터 유닛의 한 전극은 상기 발광소자의 어느 한 전극과 동시에 형성된 것을 특징으로 하는 평판 표시장치.And one electrode of the capacitor unit is formed simultaneously with one electrode of the light emitting element. 제1항에 있어서, The method of claim 1, 상기 도전성 기판은 철, 크롬, 니켈, 탄소, 또는 망간을 포함하는 것을 특징으로 하는 평판 표시장치.And the conductive substrate comprises iron, chromium, nickel, carbon, or manganese. 도전성 기판;Conductive substrates; 상기 도전성 기판의 일면에 형성된 절연막;An insulating film formed on one surface of the conductive substrate; 상기 절연막 상에 위치하고, 세 개의 커패시터가 병렬 연결된 커패시터 유닛;A capacitor unit disposed on the insulating layer and having three capacitors connected in parallel; 상기 절연막 상에 위치한 것으로, 반도체층과, 상기 반도체층에 접하는 소오스 전극 및 드레인 전극과, 상기 반도체층, 소오스 전극 및 드레인 전극과 각각 절연된 게이트 전극을 구비하고, 상기 커패시터 유닛에 전기적으로 연결된 하나의 박막 트랜지스터;A semiconductor layer, a source electrode and a drain electrode in contact with the semiconductor layer, and a gate electrode insulated from the semiconductor layer, the source electrode and the drain electrode, respectively, and electrically connected to the capacitor unit. Thin film transistors; 상기 절연막 상에 위치하고, 상기 박막 트랜지스터 및 커패시터 유닛에 전기적으로 연결된 발광소자;를 포함하고,And a light emitting element on the insulating layer and electrically connected to the thin film transistor and the capacitor unit. 상기 도전성 기판은 상기 발광소자의 하나의 전원공급원이 되며, 동시에 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치.And the conductive substrate is one power supply source of the light emitting element and at the same time one electrode of the capacitor unit. 제10항에 있어서, The method of claim 10, 상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 세 개의 전극을 구비한 것을 특징으로 하는 평판표시장치. And the capacitor unit has three electrodes stacked in a direction perpendicular to the conductive substrate. 제11항에 있어서, The method of claim 11, 상기 커패시터 유닛은, The capacitor unit, 상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;A first capacitor including the conductive substrate and a first electrode positioned on the conductive substrate so as to face the conductive substrate; 상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터; 및A second capacitor disposed on the first electrode to face the first electrode and the first electrode, the second capacitor including a second electrode electrically connected to the conductive substrate; And 상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.And a third capacitor disposed on the second electrode so as to face the second electrode and the second electrode, the third capacitor including a third electrode electrically connected to the first electrode. 제10항에 있어서, The method of claim 10, 상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 네 개의 전극을 구비한 것을 특징으로 하는 평판표시장치. And the capacitor unit has four electrodes stacked in a direction perpendicular to the conductive substrate. 제13항에 있어서, The method of claim 13, 상기 커패시터 유닛은, The capacitor unit, 상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;A first capacitor including the conductive substrate and a first electrode positioned on the conductive substrate so as to face the conductive substrate; 상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터;A second capacitor disposed on the first electrode to face the first electrode and the first electrode, the second capacitor including a second electrode electrically connected to the conductive substrate; 상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터; 및A third capacitor disposed on the second electrode so as to face the second electrode and the second electrode, and including a third electrode electrically connected to the first electrode; And 상기 제3전극과, 상기 제3전극과 대향되도록 상기 제3전극 상에 위치하고, 상기 제2전극과 전기적으로 연결된 제4전극을 포함하는 제4커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.And a fourth capacitor disposed on the third electrode so as to face the third electrode, and including a fourth electrode electrically connected to the second electrode. 제10항에 있어서, The method of claim 10, 상기 커패시터 유닛의 한 전극은 상기 반도체층, 상기 게이트 전극, 및 상기 소오스 및 드레인 전극 중 하나와 동시에 형성된 것을 특징으로 하는 평판 표시장치.And one electrode of the capacitor unit is formed simultaneously with one of the semiconductor layer, the gate electrode, and the source and drain electrodes. 제10항에 있어서, The method of claim 10, 상기 커패시터 유닛의 한 전극은 상기 발광소자의 어느 한 전극과 동시에 형성된 것을 특징으로 하는 평판 표시장치.And one electrode of the capacitor unit is formed simultaneously with one electrode of the light emitting element. 제10항에 있어서, The method of claim 10, 상기 도전성 기판은 철, 크롬, 니켈, 탄소, 또는 망간을 포함하는 것을 특징으로 하는 평판 표시장치.And the conductive substrate comprises iron, chromium, nickel, carbon, or manganese.
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