KR100690042B1

KR100690042B1 - 듀얼 액티브를 이용한 아이피 인터페이스의 파이레벨이중화 장치

Info

Publication number: KR100690042B1
Application number: KR1020060000231A
Authority: KR
Inventors: 안준호
Original assignee: 서울통신기술 주식회사
Priority date: 2006-01-02
Filing date: 2006-01-02
Publication date: 2007-03-08

Abstract

본 발명은 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치에 관한 것이다.

이 같은 본 발명은, 액세스 게이트 웨이 장비에 대한 IPU의 인터페이스 구성이 100/1000Mbps UTP케이블로 연결되는 인터페이스 경로를 통해 운용중인 서비스의 이중화를 파이레벨(PHY)에서 구현하는 것으로, 이에따라 듀얼 액티브상태로 IP기능모듈의 고장시 서비스의 중단없이 인터페이스 케이블의 절체가 가능하도록 하여 IP서비스를 효율적으로 제공하면서 KT VoIP의 이중화 기능을 구현하고, 서비스 장애복구 및 유지보수가 용이하게 이루어지도록 함은 물론, 이중화를 위한 고가의 L4스위치를 사용하지 않아도 되므로 서비스에 따른 비용을 절감하는 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치를 제공한 것이다.

이중화장치, 듀얼 액티브, PHY, 인터페이스, IP,IPU

Description

듀얼 액티브를 이용한 아이피 인터페이스의 파이레벨 이중화 장치{The Embodiment of IP Interface PYH Level Duplication in IP Based using Dual Active Device}

도 1은 종래 IPU시스템의 구성도.

도 2는 본 발명의 일실시예로 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치에 대한 전체 구성의 개략도.

도 3은 본 발명의 일실시예로 자동 절체가 이루어지는 IPU시스템의 이중화 구성을 보인 상세 블럭도.

도 4는 본 발명의 일실시예로 이중화된 IPU시스템의 절체 흐름 상태를 보인 상세도.

*도면의 주요 부분에 대한 부호의 설명*

10,10'.......제 1,2 감시제어부

20,20'.......제 1,2 이더넷 스위치 프로세서부

100..........커넥터부

200,300......제 1,2 IPU

400..........IP네트워크 절체부

403A,403B....제 1,2 IP네트워크 인터페이스부

401A,401B....제 1,2 FPGA

402A,402B....제 1,2 PHY부

500..........메인 백 플랜부

600..........메인컨트롤장치

본 발명은 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치에 관한 것으로서, 보다 상세하게는 운용중인 서비스에 영향을 주지 않고 이중화를 파이레벨(PHY; Physical sublayer)에서 구현하여 듀얼 액티브(Dual-Active)상태로 IP기능모듈의 고장시 서비스의 중단없이 인터페이스 케이블의 절체가 가능하도록 하는 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치에 관한 것이다.

주지된 바와같이, IP서비스용 유니트인 IPU(IP Unit)는 도 1에서와 같이 CPU(11)와 이에 로컬버스(Local Bus)로 연결되는 메모리(12) 및 ATM셀 라우터(13), 그리고 프로그램어블 로직 장치(PLD; Programmable Logic Device)(14)와 컨트롤러(15)를 포함하는 감시제어부(10),

L2/L3를 지원하고, 고속 이더넷(Fast Ethernet)과 기가비트 이더넷(Gigabit Ethernet)을 지원하며, 상기 기가비트 이더넷의 SERDES(serialization and deserialization) 인터페이스는 GMII/TBI로 연결하는 이더넷 스위치 프로세서부 (Ethernet Switch Processing)(20),

100/1000Mbps의 UTP신호방식으로 IP네트워크에 정합하는 기능을 수행하고, 에스에프피(SFP)커넥터(31)와 표준커넥터(RJ-45)(32)를 포함하며, 상기 표준커넥터(32)를 통해 PHY부(33)를 거쳐 TRD신호가 이더넷 스위치 프로세서부(20)로 전달되어 IP접속 기능을 수행시키는 IP네트워크 인터페이스부(IP Network Interface)(30)로 구성된다.

그러나, 종래의 IPU는 IP기능 모듈의 이중화 기능 구현을 하여도 IP기능 모듈의 고장시 서비스의 중단이 발생되는 단점이 있으며, 이는 서비스의 중단없이 절체 가능하도록 한 이중화 회로블럭을 적용하지 않으면 IP서비스를 효율적으로 제공할 수 없기 때문이다.

이에따라 종래의 IPU는 대국장치가 정상적으로 서비스되어도 자체 시스템의 이상동작 및 IP기능모듈의 고장시 서비스 장애복구 및 유지보수에 많은 시간이 걸리는 단점이 있음은 물론, IP기능모듈의 이중화를 구현하여도 인터페이스 케이블을 사용자가 직접 절체시켜야 하는 불편함이 따랐다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 액세스 게이트 웨이 장비(예; AceMAP제품)에 대한 IP기능모듈(IPU)의 인터페이스 구성이 100/1000Mbps UTP케이블(Unshieled Twisted Pair Cable)로 연결되는 인터페이스 경로를 통해 운용중인 서비스의 이중화를 파이레벨(PHY)에서 구현함으로써, 듀얼 액티브(Dual-Active)상태로 IP기능모듈의 고장시 서 비스의 중단없이 인터페이스 케이블의 절체가 가능하도록 하는 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치를 제공하려는데 그 목적이 있다.

이하, 첨부된 도면에 의하여 본 발명의 일실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 발명의 일실시예로 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치에 대한 전체 구성의 개략도이고, 도 3은 본 발명의 일실시예로 자동 절체가 이루어지는 IPU시스템의 이중화 구성을 보인 상세 블럭도이며, 도 4는 본 발명의 일실시예로 이중화된 IPU시스템의 절체 흐름 상태를 보인 상세도 이다.

이하, 종래 도 1에서와 동일부분에 대하여는 동일부호로 그 표시가 이루어지도록 한다.

도 2 내지 도 4에 도시된 바와같이, 듀얼 액티브를 이용한 IP인터페이스의 파이레벨 이중화 장치는,

IP트래픽이 입력되는 커넥터부(100), 제 1 감시제어부(10), 제 1 이더넷 스위치 프로세서부(20)를 포함하는 제 1 IPU(200), 그리고 제 2 감시제어부(10'), 제 2 이더넷 스위치 프로세서부(20')를 포함하는 제 2 IPU(300)를 포함하여 구성하고,

상기 제 1,2 IPU(200)(300)에는 IP기능모듈의 장애시 IP서비스를 절체시키도록 듀얼 액티브 상태에서 IP인터페이스 케이블에 의한 독립적인 PHY레벨 이중화를 구현하는 IP네트워크 절체부(400)를 구성하며,

상기 IP네트워크 절체부(400)에 의한 IP서비스의 절체는 메인 백 플랜부 (Main Back-Plan)(500)에 의해 구현되도록 구성함을 특징으로 한다.

다른 일면에 따라, 상기 IP네트워크 절체부(400)는,

제 1 FPGA(401A)와 제 1 PHY부(402A)를 포함한 제 1 IP네트워크 인터페이스부(403A)를 제 1 IPU(200)에 구성하고, 제 2 FPGA(401B)와 제 2 PHY부(402B)를 포함한 제 2 IP네트워크 인터페이스부(403B)를 제 2 IPU(300)에 분할 구성하고,

또 다른 일면에 따라, 상기 제 1,2 FPGA(401A)(401B)는 커넥터부(100)를 통해 IP트래픽에 따른 신호(TRD±[0.3](8 Links))를 받은 후 이를 제 1,2 PHY부(402A)(402B)로 각각 전송하되, IP기능모듈 장애시 새로운 IP트래픽 경로가 제공되도록 상기 메인 백 플랜부(500)에 의해 IP트래픽에 따른 신호(TRD±[0.3](8 Links))를 상호 전송하도록 구성함을 특징으로 한다.

또 다른 일면에 따라, 상기 제 1,2 IPU(200)(300)에는 IPC통신을 통해 메인컨트롤장치(600)를 연결하되, 상기 메인컨트롤장치(600)는 상기 제 1,2 IPU(200)(300)의 이더넷 포트 장애(예; LAN LOS 감지)를 검출함과 동시에, 제 1,2 IPU(200)(300)의 이중화 구성과 그 이중화에 따른 상태를 감시하는 프로그램을 탑재 구성함을 특징으로 한다.

이와같이 구성된 본 발명의 일실시예에 대한 작용을 첨부된 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.

먼저, 모든 스위치 구성정보를 보관하고, 시스템에서 공통으로 사용하는 시스템 공통 버스, OAM버스(Operations, Administration and Management Bus), ATM 셀 버스(Cell Bus), IP버스와 같은 버스 컨트롤을 수행하는 한편, IP트래픽 처리 및 OAM기능을 제공하며, 라우터(Router)로부터 수신한 이더넷 트래픽을 IP네트워크까지 전송하기 위하여 이더넷 및 IP헤더 분석(Translation) 기능을 수행하고, 이더넷 데이터가 유실되지 않고 전달되도록 임시적으로 보관하는 대기모드(Queuing) 기능과, 이더넷 및 IP데이터 흐름을 감시하는 기능을 수행하는 IP서비스용 유니트인 IPU(IP Unit)를 이중화 즉, 제 1,2 IPU(200)(300)로 분할 구성한다.

이때, 상기 제 1,2 IPU(200)(300)에는 각각 동일한 구성요소들서, 제 1,2 감시제어부(10)(10'), 제 1,2 이더넷 스위치 프로세서부(20)(20')를 구성하는 한편, 100/1000Mbps의 UTP신호방식으로 IP네트워크에 정합하는 기능을 수행하도록 이중화 처리된 IP네트워크 절체부(400)를 구성한다.

즉, 상기 IP네트워크 절체부(400)는 제 1 IPU(200)에 제 1 FPGA(401A) 및 제 1 PHY부(402A)를 포함한 제 1 IP네트워크 인터페이스부(403A)를 구성하고, 상기 제 2 IPU(300)에는 제 2 FPGA(401B) 및 제 2 PHY부(402B)를 포함한 제 2 IP네트워크 인터페이스부(403B)를 분할 구성하여 둔다.

이때, 상기 제 1,2 IP네트워크 인터페이스부(403A)(403B)는 자동 절체에 의한 IP트래픽 경로 제공이 가능하도록 메인 백 플랜부(500)에 의해 상호 통신이 이루어지도록 한다.

그러면, IP트래픽에 따른 신호(TRD±[0.3](8 Links))가 커넥터부(100)를 통해 제 1 IP네트워크 인터페이스부(403A)의 제 1 FPGA(401A)로 전송될 때, 상기 제 1 FPGA(401A)는 상기의 신호를 제 1 PHY부(402A)를 통해 고속 이더넷(Fast Ethernet)과 기가비트 이더넷(Gigabit Ethernet)을 지원하는 제 1 이더넷 스위치 프로세서부(20)로 전송하게 되는 바, 상기 제 1 이더뎃 스위치 프로세서부(20)는 IP접속 기능을 수행할 수 있게 되는 것이다.

여기서, 상기 제 1 이더넷 스위치 프로세서부(20)의 경우 기가비트 이더넷의 SERDES(serialization and deserialization) 인터페이스는 GMII/TBI로 연결되도록 하였다.

이때, 상기 제 1 이더넷 스위치 프로세서부(20)는 PCI가 지원되는 감시제어부(10)내의 CPU(11)와 연결되는 바,

상기 CPU(11)는 로컬버스를 통해 연결되는 메모리(특히 백업메모리)(12)에 저장된 모든 스위치 구성정보를 검색하여 네트워크 관리와 IP기능모듈의 OAM기능을 수행함은 물론, ATM셀 라우터(13)를 통해 ATM접속을 수행하고, 아울러 프로그램어블 로직장치(PLD; Programmable Logic Device)(14)와 컨트롤러(15)를 통해 논리적으로 조합되는 시스템의 리셋과 클럭 및 알람의 신호를 상황에 따라 발생시키게 되는 것이다.

한편, 상기 제 1 IPU(200)의 이더넷 포트 장애 즉, IP기능모듈의 장애가 발생하는 경우, 상기 제 1,2 IPU(200)(300)에 각각 이중화된 IP네트워크 절체부(400)는 듀얼 액티브 상태에서 IP인터페이스 케이블에 의한 독립적인 PHY레벨 이중화를 구현하도록 IP트래픽의 경로를 새롭게 설정하게 된다.

즉, 상기 IP네트워크 절체부(400)는 제 1 IPU(200)의 IP기능모듈 장애시 IP서비스를 제 2 IPU(300)로 절체시키게 되는데, 이를 위해 상기 IP네트워크 절체부(400)에 구성된 제 1 IP네트워크 인터페이스부(403A)에 포함되는 제 1 FPGA(401A) 는 커넥터부(100)를 통해 IP트래픽에 따른 신호(TRD±[0.3](8 Links))를 받은 후 이를 제 1 PHY부(402A)로 전송할 때, 상기 IP트래픽에 따른 신호(TRD±[0.3](8 Links))를 메인 백 플랜부(500)를 통해 제 2 IPU(300)에 구성된 제 2 IP네트워크 인터페이스부(403B)의 제 2 FPGA(401B)로 절체시켜 전송한다.

그러면, 상기 제 2 FPGA(401B)는 상기의 신호를 제 2 PHY부(402B)를 통해 고속 이더넷(Fast Ethernet)과 기가비트 이더넷(Gigabit Ethernet)을 지원하는 제 2 이더넷 스위치 프로세서부(20')로 전송하게 되는 바, 상기 제 2 이더뎃 스위치 프로세서부(20')는 IP접속 기능을 수행할 수 있게 되는 것이다.

이때, 상기 제 2 이더넷 스위치 프로세서부(20')는 PCI가 지원되는 제 2 IPU(300)내의 감시제어부(10')에 포함된 CPU(11')와 연결되는 바,

상기 CPU(11')는 로컬버스를 통해 연결되는 메모리(특히 백업메모리)(12')에 저장된 모든 스위치 구성정보를 검색하여 네트워크 관리와 IP기능모듈의 OAM기능을 수행함은 물론, ATM셀 라우터(13')를 통해 ATM접속을 수행하고, 아울러 PLD(14)와 컨트롤러(15)를 통해 논리적으로 조합되는 시스템의 리셋과 클럭 및 알람의 신호를 상황에 따라 발생시키게 되는 것이다.

또한, 상기 제 1,2 IPU(200)(300)에는 IPC통신을 통해 메인컨트롤장치(600)가 연결되어 있으므로, 상기 메인컨트롤장치(600)는 상기 제 1,2 IPU(200)(300)의 이더넷 포트 장애를 검출함과 동시에, 제 1,2 IPU(200)(300)의 이중화 구성과 그 이중화에 따른 절체상태를 탑재된 프로그램을 이용하여 감시동작을 수행하게 되는 것이다.

이상에서 설명한 바와같이 본 발명은 액세스 게이트 웨이 장비에 대한 IPU의 인터페이스 구성이 100/1000Mbps UTP케이블로 연결되는 인터페이스 경로를 통해 운용중인 서비스의 이중화를 파이레벨(PHY)에서 구현하는 것으로, 이에따라 듀얼 액티브상태로 IP기능모듈의 고장시 서비스의 중단없이 인터페이스 케이블의 절체가 가능하도록 하여 IP서비스를 효율적으로 제공하면서 KT VoIP의 이중화 기능을 구현하고, 서비스 장애복구 및 유지보수가 용이하게 이루어지도록 함은 물론, 이중화를 위한 고가의 L4스위치를 사용하지 않아도 되므로 서비스에 따른 비용을 절감하는 효과를 얻을 수 있는 것이다.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와같은 변경은 청구범위 기재의 범위내에 있게 된다.

Claims

IP트래픽이 입력되는 커넥터부; 제 1 감시제어부 및 제 1 이더넷 스위치 프로세서부를 포함하는 제 1 IPU; 제 2 감시제어부 및 제 2 이더넷 스위치 프로세서부를 포함하는 제 2 IPU; 그리고 상기 제 1,2 IPU에 IP기능모듈의 장애시 IP서비스를 절체시키도록 듀얼 액티브 상태에서 IP인터페이스 케이블에 의한 독립적인 PHY레벨 이중화를 구현하는 IP네트워크 절체부를 구성함에 있어서,

상기 IP네트워크 절체부에 의한 IP서비스의 절체는 메인 백 플랜부에 의해 구현되도록 하되,

상기 IP네트워크 절체부는 제 1 IPU에 구성되고, 제 1 FPGA와 제 1 PHY부를 포함하는 제 1 IP네트워크 인터페이스부; 및, 제 2 IPU에 구성되고, 제 2 FPGA와 제 2 PHY부를 포함한 제 2 IP네트워크 인터페이스부; 로 분할 구성하고,

상기 제 1,2 FPGA는 커넥터부를 통해 IP트래픽에 따른 신호를 받은 후 이를 제 1,2 PHY부로 각각 전송하되, IP기능모듈 장애시 새로운 IP트래픽 경로가 제공되도록 상기 메인 백 플랜부에 의해 IP트래픽에 따른 신호를 상호 전송하도록 구성함을 특징으로 하는 듀얼 액티브를 이용한 아이피 인터페이스의 파이레벨 이중화 장치.
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제 1 항에 있어서, 상기 제 1,2 IPU에는 IPC통신을 통해 메인컨트롤장치를 연결하되, 상기 메인컨트롤장치는 상기 제 1,2 IPU의 이더넷 포트 장애를 검출함과 동시에, 제 1,2 IPU의 이중화 구성과 그 이중화에 따른 상태를 감시하는 프로그램을 탑재 구성함을 특징으로 하는 듀얼 액티브를 이용한 아이피 인터페이스의 파이레벨 이중화 장치.