KR100689033B1

KR100689033B1 - 데이터 슬라이서 및 이를 적용한 알에프 수신기

Info

Publication number: KR100689033B1
Application number: KR1020010005073A
Authority: KR
Inventors: 이흥배; 조계옥; 서춘덕
Original assignee: 삼성전자주식회사
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2007-03-08
Anticipated expiration: 2021-02-02
Also published as: CN1368797A; EP1231749B1; EP1231749A1; JP2003018226A; DE60116968D1; DE60116968T2; CN1167202C; KR20020064529A; US20020106038A1

Abstract

데이터 슬라이서 및 이를 적용한 알에프 수신기가 개시된다. 알에프 수신기는 수신된 RF신호를 복조하는 복조기, 복조기로부터 입력된 복조신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부 및 샘플신호 출력부로부터 출력된 제 1 및 제 2 샘플신호를 이용하여 입력신호에 포함된 직류 오프셋 성분을 제거시킨 데이터로 복원처리하는 데이터 복원부를 구비한다. 이러한 데이터 슬라이서 및 이를 적용한 알에프 수신기에 의하면, 복조된 데이터 신호에 포함된 DC성분을 제거한 신호로부터 펄스파형의 디지털 데이터를 얻을 수 있어 신호 복원 능력을 향상시킬 수 있다.

Description

데이터 슬라이서 및 이를 적용한 알에프 수신기{Data slicer and RF receiver employing the same}

도 1은 종래의 데이터 슬라이서를 나타내 보인 회로도 이고,

도 2는 도 1의 데이터 슬라이서가 입력된 복조된 데이터 신호로부터 생성시킨 데이터 펄스를 나타내보인 파형도 이고,

도 3은 본 발명의 일 실시예에 따른 알에프 수신기를 나타내 보인 블록도 이고,

도 4는 도 3의 데이터 슬라이서의 일 예를 나타내 보인 블럭도이고,

도 5는 도 4의 런닝클럭발생기에서 발생되는 런닝클럭을 나타내 보인 파형도이고,

도 6은 도 4의 샘플러를 개략적으로 나타내 보인 회로도 이고

도 7은 도 4의 제1멀티플랙서를 개략적으로 나타내 보인 회로도 이고,

도 8은 도 4의 제2멀티플랙서를 개략적으로 나타내 보인 회로도 이고,

도 9는 도 4의 차이값 검출기의 일 예를 나타내 보인 회로도 이고,

도 10은 도 4의 데이터 슬라이서에 입력된 복조된 데이터 신호가 차이값 검출기를 거쳐 출력되는 파형을 나타내 보인 파형도 이고,

도 11은 본 발명의 또 다른 실시예에 따른 데이터 슬라이서를 나타내 보인 블럭도이고,

도 12는 도 11의 차이값 검출기의 일 예를 나타내 보인 회로도이다.

*도면의 주요부분에 대한 부호의 설명*

10: 평균값 검출기 20, 220, 320: 비교기

40: 호스트 60: 안테나

70: 저 노이즈 증폭기(LNA) 80: 혼합기

90: 복조기 100: 데이터 슬라이서

101: 샘플신호 출력부 110 : 런닝클럭발생기

120: 샘플러 130: 제1멀티플랙서

140: 제2멀티플렉서 200: 데이터 복원부

202, 302: OP앰프 204, 206, 304, 306 : RC 병렬회로

210, 310 : 차이값 검출기

본 발명은 데이터 슬라이서 및 이를 적용한 알에프 수신기에 관한 것으로서, 상세하게는 수신된 알에프(RF;Radio Frequency)신호로부터 직류(DC) 성분이 제거된 펄스형태의 데이터신호를 생성하는 데이터 슬라이서 및 이를 적용한 알에프 수신기에 관한 것이다.

일반적인 통신방식에서 알에프 수신기는 송신기로부터 전송된 RF신호를 원신 호로 복원하기 위하여 복조를 수행한다.

RF 수신기는 보통 저 노이즈 증폭기(LNA;Low Noise Amplifier), 혼합기(Mixer), 복조기, 데이터 슬라이서를 구비한다. 여기서 복조기는 적용된 통신방식에 따라 설정된 복조 과정을 통해 정보를 갖는 아날로그 신호를 출력한다. 그리고 복조기를 통해 복조된 데이터 신호는 데이터 슬라이서를 통해 기준전압과 비교되어 펄스형태의 최종 디지털 데이터를 생성한다.

도 1은 종래 데이터 슬라이서의 회로도 이다.

도면을 참조하면, 데이터 슬라이서는 평균 DC값 검출기(10) 및 비교기(20)를 구비한다.

평균 DC값 검출기(10)는 복조된 신호 입력라인과 접속된 저항(R1) 및 커패시터(C1)를 구비한다. 저항(R1) 및 커패시터(C1)는 로우 패스필터로 동작하면서, 복조된 아날로그 형태의 데이터 입력신호로부터 평균 DC(Direct Current)값을 검출하여 기준전압으로 출력한다.

비교기(20)는 복조된 데이터 입력신호와 평균 DC값 검출기(10)를 통해 검출된 평균 DC 값을 상호 비교한 결과를 출력한다. 비교기(20)를 통해 출력되는 신호는 펄스 형태의 데이터신호가 된다.

그런데, 복조된 신호에는 전송중의 왜곡, 소자들 상호간의 미스 매칭, 복조된 신호들 상호간의 채널 간섭등의 여러 요인들에 의해 직류(DC)성분이 급격하게 변동되는 경우가 발생할 수 있다. 이러한 DC 변동이 발생한 경우에 평균 DC값 검출기(10)는 고정된 RC 시정수를 이용하기 때문에 변동에 따른 DC 값의 추종 응답을 신속하게 할 수 없다. 그 결과, 종래의 데이터 슬라이서는 복조된 신호를 검출하지 못하거나 검출된 펄스의 듀티에 왜곡이 발생되어 신호 복원을 정상적으로 할 수 없게 된다.

즉, 도 2에 도시된 바와 같이, 점진적으로 상승하는 DC성분을 갖는 복조된 신호와 평균 DC값 검출기(10)에서 검출된 평균 DC값과의 비교한 결과로부터 얻어지는 데이터 펄스를 보면 신호의 누락 및 검출신호 듀티의 왜곡이 발생되고 있음을 알 수 있다.

본 발명은 상기와 같은 문제점을 개선하기 위하여 창안된 것으로서, 복조된 신호에 포함된 직류 오프셋 성분을 제거시켜 신호 복원을 정확하게 할 수 있는 데이터 슬라이서 및 이를 적용한 알에프 수신기를 제공하는 데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명에 따른 데이터 슬라이서는 복조된 입력신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및 상기 샘플신호 출력부로부터 출력된 상기 제 1 및 제 2 샘플신호를 이용하여 상기 입력신호에 포함된 직류 오프셋 성분을 제거시킨 데이터로 복원처리하는 데이터 복원부;를 구비한다.

바람직하게는 상기 샘플신호 출력부는 상기 샘플링 주파수에 대응하는 기준클럭으로부터 상기 복조된 입력신호의 단위 데이터 구간에 대해 소정배수로 설정된 구간을 주기로 하는 런닝클럭을 복수의 출력 채널로 순차적으로 발생하는 런닝클럭발생기와; 상기 런닝클럭발생기로부터 출력된 런닝클럭 각각에 동기하여 상기 복조된 입력신호를 샘플링 및 홀드하는 샘플러; 상기 샘플러에 홀드된 샘플들을 상기 런닝클럭 각각에 동기시켜 상기 제1샘플신호로서 출력하는 제 1 멀티플랙서; 및 상기 제1 멀티플랙서에서 출력되는 샘플보다 일정시간 이전에 상기 샘플러에 홀드된 샘플들을 상기 런닝클럭 각각에 동시시켜 상기 제2샘플신호로서 출력하는 제 2 멀티플랙서;가 구비한다.

상기 런닝클럭발생기로부터 출력되는 런닝클럭의 주기는 상기 복조된 입력신호의 단위 데이터 구간에 대해 2배로 설정되는 것이 바람직하다.

본 발명의 또 다른 측면에 따른 데이터 슬라이서는 복조된 입력신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및 상기 제 1 및 제 2 샘플신호 상호간의 차신호를 구하고, 상기 차신호를 상호 반전시켜 비교한 결과를 출력하는 데이터 복원부;를 구비한다.

또한, 본 발명의 또 다른 측면에 따른 데이터 슬라이서는 복조된 입력신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및 상기 제 1 및 제 2 샘플신호 상호간의 차신호를 구하고, 상기 차신호를 설정된 기준신호와 비교한 결과를 출력하는 데이터 복원부;를 구비한다.

또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 알에프 수신기는 수신된 RF신호를 복조하는 복조기와, 상기 복조기로부터 입력된 복조신호를 펄스형 데이터신호로 복원하는 데이터 슬라이서를 구비하는 RF 수신기에 있어서, 상기 데이터 슬라이서는 상기 복조신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및 상기 샘플신호 출력부로부터 출력된 상기 제 1 및 제 2 샘플신호를 이용하여 상기 입력신호에 포함된 직류 오프셋 성분을 제거시킨 데이터로 복원처리하는 데이터 복원부;를 구비한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 데이터 슬라이서 및 알에프 수신기를 상세하게 설명한다.

도 3은 본 발명의 일 실시예에 따른 알에프 수신기를 나타내보인 블럭도 이다.

도면을 참조하면, 알에프 수신기(50)는 저 노이즈 증폭기(LNA; Low Noise Amplifier)(70), 혼합기(Mixer)(80), 복조기(90), 데이터 슬라이서(100)를 구비한다.

저 노이즈 증폭기(70)는 안테나(60)를 통해 수신된 RF신호를 증폭한다.

혼합기(80)는 발진기(미도시) 예컨대 전압-제어 발진기(VCO;voltage controled osillater)로부터 발생된 주파수 신호를 증폭된 RF신호와 혼합한다.

복조기(90)는 혼합기(80)를 통해 출력된 신호를 복조하여 정보가 담긴 아날로스 상의 신호로 출력한다. 복조기(90)의 복조방식은 적용되는 송신기(미도시)의 변조방식에 대응되게 결정된다.

데이터 슬라이서(100)는 복조기(90)에서 복조된 신호를 펄스상의 디지털 신호로 변환하여 정보를 판독처리하는 호스트(40)로 출력한다.

도 4는 도 3의 데이터 슬라이서의 일 예를 나타내 보인 블럭도 이다.

도면을 참조하면, 데이터 슬라이서(100)는 샘플 데이터 출력부(101)와 데이터 복원부(200)를 구비한다.

샘플 데이터 출력부(101)는 런닝클럭발생기(110), 샘플러(120), 제 1 및 제 2 멀티플랙서(제1MUX)(제2MUX)(130)(140)를 구비한다.

런닝클럭발생기(110)는 시차를 두고 순차적으로 다른 출력라인을 통해 런닝클럭(RCK)을 발생시킨다.

런닝클럭 발생기(110)는 기준클럭발생기(미도시)로부터 발생된 기준클럭을 복수의 출력라인으로 순차적으로 스위칭 하면서 런닝클럭을 발생시킨다. 또 다르게, 런닝클럭 발생기(110)내에 기준클럭 발생기가 내장되게 구성될 수 도 있다.

여기서, 기준클럭의 주파수는 복조된 신호의 단위 데이터 표현구간에 대한 샘플링 레이트에 대응된다. 단위 데이터 표현구간이란 2진 신호로 정보를 표현하는 경우 0 또는 1의 비트신호를 기록하는 구간을 말한다.

또한, 런닝클럭 발생기(110)의 출력라인수에 대응되는 런닝클럭 발생주기는 단위 데이터 표현구간의 정수배가 되게 결정되는 것이 바람직하다. 즉, 런닝클럭발생기(110)에서 발생되는 런닝클럭들의 출력채널수는 복조된 데이터 입력신호에 적용된 샘플링 레이트에 따라 두 비트 구간에 얻을 수 있는 샘플수로 결정된다.

예컨대, 복조된 데이터 입력신호가 1Mbps의 전송 속도를 갖는 경우, 한 비트에 대해 16개의 샘플을 얻고자 할 경우 기준클럭은 16㎒로 발생시킨다.

이경우, 런닝클럭 발생주기를 2비트 구간으로 결정하면, 런닝클럭 발생기(110)의 출력채널은 32개가 되고, 런닝클럭 발생주기 동안 32개(RCK0~RCK31)의 런닝클럭이 각 출력라인으로 순차적으로 출력된다. 런닝클럭 발생기(110)의 출력라인과 타 요소 즉, 샘플러(120), 제1멀티플렉서(130) 및 제2멀티플렉서(140)와의 접속관계는 대응되는 런닝클럭의 순번 관계로 표시하였다. 런닝클럭발생기(110)에서 발생된 런닝 클럭이 각 요소로 입력되는 관계는 후술한다.

런닝클럭발생기(110)로부터 출력되는 32개의 런닝클럭의 파형의 예가 도 5에 도시되어 있다. 도면에서 참조부호 T는 런닝클럭 발생주기이고, t는 기준클럭의 폭이다.

샘플러(120)는 런닝클럭발생기(110)로부터 순차적으로 출력된 런닝클럭신호에 각각 동기시켜 복조된 아날로그 입력신호를 순차적으로 샘플링 및 홀드한다.

샘플러(120)의 구성예가 도 6에 도시되어 있다.

도면을 참조하면, 샘플러(120)는 스위치(121)와 커패시터(122)가 하나의 런닝클럭에 대응되는 샘플링/홀드 단위 요소(123)들이 복조된 신호의 입력라인과 상호 병렬 접속되어 있다. 샘플링/홀드 단위 요소(123)는 런닝클럭의 수에 대응되는 개수가 마련된다.

각 스위치(121)는 대응되는 런닝클럭에 동기되어 스위치 온된다. 즉, 각 스위치(121)들은 런닝클럭발생기(110)로부터 순차적으로 출력되는 32개의 런닝클럭(RCK0~RCK31)에 대응하여 샘플링 및 홀드 동작을 한다. 스위치(121)는 런닝클럭의 하이구간에서 스위치 온되어 샘플링하고, 로우 구간에서는 스위치 오프되어 샘플을 홀드한다.

즉, 0번째 런닝클럭(RCK<0>) 출력라인과 접속된 스위치(121)는 0번째 런닝클럭이 발생되는 동인 스위치 온 되고, 다음 주기의 0번째 런닝클럭(RCK<0>)이 발생될 때 까지 스위치 오프된다. 같은 방식으로 나머지 순번의 스위치(121)도 대응되는 런닝클럭의 출력라인과 접속되어, 런닝클럭에 동기되어 스위칭된다.

스위치(121)는 트랜지스터가 적용될 수 있다.

제 1 멀티플랙서(130)는 샘플러(120)의 각 출력단에 접속되며 그 출력단(100a)이 상호 공통 접속된 복수의 스위치를 구비한다.

제1멀티플렉서(130)의 각 스위치는 런닝클럭신호(RCK1,RCK2~RCK31,RCK0)에 동기하여 샘플러(120)에 홀드된 샘플들을 출력하도록 구성된다. 제 1 멀티플랙서(130)에서의 각 스위치들은 샘플러(120)의 대응되는 스위치 보다 한 클럭 쉬프트된 런닝클럭을 입력받을 수 있도록 런닝클럭 발생기(110)와 접속되어 있다.

제1멀티플렉서(130)의 일 예가 도시된 도 7을 참조하면, 0번째 런닝클럭(RCK<0>)에 동기되는 샘플러(120)의 샘플링/홀드 단위 요소(123)와 접속된 제1멀티플렉서(130)의 스위치(131)는 커패시터(122)에 샘플링된 샘플데이터<0>를 1번째 런닝클럭(RCK<1>)에 동기시켜 스위치 온되어 출력하도록 동작된다. 마찬가지로 나머지 스위치(131)도 샘플러(120)의 대응되는 스위치(121)에 인가되는 런닝클 럭 보다 한 클럭 지연된 런닝클럭에 동기되어 스위치 온되도록 동작된다.

제2멀티플랙서(140)는 샘플러(120)의 각 출력단에 접속되며 그 출력단(100b)이 상호 공통 접속된 복수의 스위치를 구비한다.

제2멀티플렉서(140)의 각 스위치는 런닝클럭신호(RCK1,RCK2~RCK31,RCK0)에 동기하여 샘플러(120)에 홀드된 샘플들을 출력하도록 구성된다. 제 1 멀티플랙서(140)에서의 각 스위치는 제1멀티플렉서(130)와 동일한 순서로 런닝클럭을 입력받을 수 있도록 접속된다. 또한, 제 1 멀티플랙서(140)에서의 각 스위치의 입력단은 제1멀티플렉서(130)보다 16클럭 지연된 샘플신호를 입력받을 수 있도록 샘플러(120)와 접속된다. 즉, 도 8에 도시된 바와 같이, 1번째 런닝클럭(RCK<1>)에 동기되는 제2멀티플렉서(140)의 스위치(141)는 16번째 런닝클럭(RCK<16>)에 동기되는 샘플러(120)의 16번째 스위치(121)에 의해 샘플된 샘플데이터<16>를 스위칭하여 출력할 수 있도록 샘플러(120)와 접속되어 있다. 따라서, 제2멀티플렉서(140)의 첫번째 스위치(141)는 제1런닝클럭(RCK<1>)이 입력되면, 샘플데이터<16>을 출력한다. 마찬가지로, 나머지 스위치(141)도 제1멀티플렉서(130)에서 출력되는 샘플데이터보다 16클럭 지연된 샘플데이터가 출력될 수 있도록 샘플러(120)와 접속된다.

따라서, 하나의 런닝클럭이 출력될 때 제 2멀티플렉서(140)에서 출력되는 신호는 제1 멀티플랙서(130)에서 출력되는 신호 보다 16클럭 지연된 즉, 단위 비트 표현 구간(2/T)만큼 지연된 신호이다.

데이터 복원부(200)는 차이값 검출기(210) 및 비교기(220)를 구비한다.

차이값 검출기(210)는 제 1 및 제 2 멀티플랙서(130)(140)의 출력라인(100a,100b)을 통해 각각 출력되는 두 신호의 차에 해당하는 차신호와, 이 차신호를 반전시킨 신호를 그 대응되는 출력단(210a,210b)을 통해 각각 출력한다.

차이값 검출기(210)의 구성예가 도 9에 도시되어 있다.

도면을 참조하면, 차이값 검출기(210)는 저항(R2)(R3), OP앰프(202)와, RC병렬회로(204)(206)을 구비한다.

저항(R2)은 제 1 멀티플랙서(130)의 출력라인(100a)과 OP앰프(202)의 비반전 입력단자(+) 사이에 접속되어 있다.

저항(R3)은 제 2 멀티플랙서(130)의 출력라인(100b)과 OP앰프(202)의 반전 입력단자(-) 사이에 접속되어 있다.

OP앰프(202)의 비반전 입력단자(+)와 반전 출력단자(-) 사이에 저항(R4)과 커패시터(C2)가 상호 병렬접속된 RC 병렬회로(204)가 접속되어 있다.

또한, OP앰프(202)의 반전 입력단자(-)와 비반전 출력단자(+) 사이에 저항(R5)과 커패시터(C3)가 상호 병렬접속된 RC 병렬회로(206)가 접속되어 있다.

이러한 차이값 검출기(210)의 각 출력단자(210a)(210b)에는 제1멀티플렉서 출력신호와 제2멀티 플렉서 출력신호의 차이값 및 이 차이값이 반전된 신호가 각각 출력된다.

이렇게 복조된 신호가 차이값 검출기(202)를 거치게 되면, 복조된 신호에 포함된 DC성분이 제거된다.

즉, 도 10에 도시된 바와 같이 제1멀티 플렉서(130)의 출력라인(100a)에서 출력되는 신호(실선으로 표시)와 제1멀티플렉서(130)에서 출력되는 신호 보다 단위 데이터 표시 구간 만큼 지연된 값에 해당하는 제2멀티플렉서(140)의 출력라인(100b)에서 출력되는 신호(점선으로 표시)(100b)를 차감하여 얻은 신호(210a)는 직류성분이 제거되어 출력된다. 차이값 검출기(210)의 타 출력단자(210b)에서는 도시된 신호에 대해 반전된 신호(미도시)가 출력된다.

비교기(220)는 차이값 검출기(210)에서 출력되는 두 신호를 상호 비교한 결과를 출력한다. 차이값 검출기(210)로부터 상호 반전 관계에 있는 두 신호가 비교기(220)에서 비교되면, 차이값의 2배에 해당하는 진폭을 갖는 펄스 신호가 출력된다. 그러면, 호스트(40)에서의 데이터 값 판별이 보다 용이해진다.

이러한 데이터 슬라이서(100)의 동작을 좀더 상세하게 살펴본다.

런닝클럭발생기(110)에서 0번째 런닝클럭(RCK<0>)이 발생되면, 샘플러(120)에서는 런닝클럭(RCK<0>)에 동기하여 '0'번째 샘플을 샘플링 및 홀드한다. 다음 순번의 1번째 런닝클럭(RCK<1>)이 발생되면, 샘플러(120)에서는 런닝클럭(RCK<1>)에 동기하여 '0'번째 샘플을 샘플링 및 홀드 한다. 이와 동시에 1번째 런닝클럭(RCK<1>)에 동기된 제 1 멀티플랙서(130)의 스위치는 이전 클럭 즉, RCK<0>'에 응답하여 샘플링 및 홀드된 샘플데이터<0>를 출력한다. 또한, 제2멀티플렉서(140)는 1번째 런닝클럭(RCK<1>)에 동기된 제 2 멀티플랙서(140)의 스위치(141)는 이전 클럭 즉, 16클럭 이전의 RCK<16>에 응답하여 샘플링 및 홀드된 샘플데이터<16>를 출력한다.

따라서, 제 2 멀티플랙서(140)를 통해 출력된 신호는 제1멀티플렉서(130)에서 출력되는 신호를 16 클럭 만큼 지연시킨 신호에 해당한다. 따라서, 제1멀티플렉 서(130)와 제2멀티플렉서(140)를 통해 동시에 출력되는 신호 상호간은 16클럭 만큼 지연된 관계를 갖게 된다. 따라서, 제1멀티플렉서(130)와 제2멀티플렉서(140)에서 출력되는 신호 상호간을 차감하게 되면 복조된 신호에 포함된 직류성분이 제거된다.

한편, 차이값 검출기(210)에서는 직류성분이 제거된 신호 및 이 신호를 반전시킨 신호를 각각 출력한다.

따라서, 비교기(220)에서는 상호 반전된 두 신호를 비교한 결과인 펄스 형태의 파형을 출력한다.

즉, 비교기(220)에서는 DC 변동분이 제거된 복조신호를 펄스 형태의 디지털 신호로 복원한다.

도 11은 본 발명의 또 다른 실시예에 따른 데이터 슬라이서의 블록도이다.

앞서 도시된 도면에서와 동일기능을 하는 요소는 동일 참조부호로 표기한다.

도면을 참조하면, 데이터 슬라이서는 샘플 데이터 출력부(101)와 데이터 복원부(300)를 구비한다.

데이터 복원부(300)는 차이값 검출기(310)와 비교기(320)를 구비한다.

차이값 검출기(310)는 제 1멀티플렉서(130)에서 출력된 신호와 제 2 멀티플랙서(140)에서 출력된 신호(100a,100b) 상호간의 차이에 대응되는 신호를 출력한다.

차이값 검출기(310)의 구성예가 도 12에 도시되어 있다.

도면을 참조하면, 차이값 검출기(310)는 저항(R6)(R7), OP앰프(302)와, RC병 렬회로(304)(306)을 구비한다.

저항(R6)은 제 1 멀티플랙서(130)의 출력라인(100a)과 OP앰프(302)의 반전 입력단자(-) 사이에 접속되어 있다.

저항(R7)은 제 2 멀티플랙서(130)의 출력라인(100b)과 OP앰프(302)의 비반전 입력단자(+) 사이에 접속되어 있다.

OP앰프(302)의 반전 입력단자(-)와 출력단자(310a) 사이에 저항(R8)과 커패시터(C4)가 상호 병렬접속된 RC 병렬회로(304)가 접속되어 있다.

또한, OP앰프(302)의 비반전 입력단자(+)와 저항(R7) 사이에 저항(R9)과 커패시터(C5)가 상호 병렬접속된 RC 병렬회로(306)가 접속되어 있다.

RC 병렬회로(306)의 일단과 접속된 기준 전압원(Vref2)은 적절한 값으로 선택하면 된다.

이러한 차이값 검출기(310)의 출력단자(310a)에는 제1멀티플렉서(130)의 출력신호와 제2멀티 플렉서(140)의 출력신호의 차이값에 대응되는 신호가 출력된다.

비교기(320)는 차이값 검출기(310)에서 출력되는 신호를 기준전압원(Vref1)과 비교한 결과를 출력한다.

따라서, 비교기(320)를 거치게 되면, 복조된 신호에 포함된 직류성분이 제거된 펄스파형의 신호가 출력된다.

이상의 설명에서는 16체배된 기준클럭을 발생시키는 경우에 대해 설명되어 있지만, 샘플링 레이트를 다르게 적용할 경우 그에 대응되게 런닝클럭의 수 및 출력라인이 결정되면 된다.

지금까지 설명된 바와 같이 본 발명에 따른 데이터 슬라이서 및 이를 적용한 알에프 수신기에 의하면, 복조된 데이터 신호에 포함된 DC성분을 제거한 신호로부터 펄스파형의 디지털 데이터를 얻을 수 있어 신호 복원 능력을 향상시킬 수 있다.

Claims

복조된 입력신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및

상기 샘플신호 출력부로부터 출력된 상기 제 1 및 제 2 샘플신호를 이용하여 상기 입력신호에 포함된 직류 오프셋 성분을 제거시킨 데이터로 복원처리하는 데이터 복원부;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
제1항에 있어서,

상기 샘플신호 출력부는 상기 샘플링 주파수에 대응하는 기준클럭으로부터 상기 복조된 입력신호의 단위 데이터 구간에 대해 소정배수로 설정된 구간을 주기로 하는 런닝클럭을 복수의 출력 채널로 순차적으로 발생하는 런닝클럭발생기와;

상기 런닝클럭발생기로부터 출력된 런닝클럭 각각에 동기하여 상기 복조된 입력신호를 샘플링 및 홀드하는 샘플러;

상기 샘플러에 홀드된 샘플들을 상기 런닝클럭 각각에 동기시켜 상기 제1샘 플신호로서 출력하는 제 1 멀티플랙서; 및

상기 제1 멀티플랙서에서 출력되는 샘플보다 일정시간 이전에 상기 샘플러에 홀드된 샘플들을 상기 런닝클럭 각각에 동시시켜 상기 제2샘플신호로서 출력하는 제 2 멀티플랙서;가 구비된 것을 특징으로 하는 데이터 슬라이서.
제 2 항에 있어서,

상기 런닝클럭발생기로부터 출력되는 런닝클럭의 주기는 상기 복조된 입력신호의 단위 데이터 구간에 대해 2배로 설정된 것을 특징으로 하는 데이터 슬라이서.
제 3 항에 있어서,

상기 샘플러는 상기 복조된 입력신호가 입력되는 입력라인에 대해 상기 런닝클럭의 수에 대응되게 병렬접속되어 대응되는 런닝클럭에 따라 온/오프 스위칭되는 복수의 스위치와;

상기 스위치를 통해 각각 입력된 신호를 홀딩하는 홀딩부;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
제 4 항에 있어서, 상기 홀딩부는

상기 스위치와 각각 접속된 복수의 커패시터;를 포함하는 것을 특징으로 하는 데이터 슬라이서.
제2항에 있어서, 상기 데이터 복원부는

상기 제 1 및 제 2 샘플신호 상호간의 차신호를 각각 구하고, 상기 차신호와 상기 차신호를 반전시킨 신호를 각각 출력하는 차이값 검출기; 및

상기 차이값 검출기를 통해 출력된 두 신호를 서로 비교하여 펄스 형태의 데이터 신호를 출력하는 비교기;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
제6항에 있어서, 상기 차이값 검출기는

상기 제 1 샘플신호의 출력 경로상에 그 일단이 접속된 제 1 저항과;

상기 제 2 샘플신호의 출력경로상에 그 일단이 접속된 제 2 저항과;

상기 제 1 및 제 2 저항의 타단이 비반전 입력단자와 반전입력단자와 접속되어 있고, 반전출력단자와 비반전 출력단자를 통해 신호를 각각 출력하는 OP앰프; 및

상기 OP앰프의 비반전 입력단자와 반전 출력단 사이 및 상기 반전 입력단자와 비반전 출력단자 사이에 각각 연결된 제 1 및 제 2 RC 병렬회로;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
제2항에 있어서, 상기 데이터 복원부는

상기 제 1샘플신호와 제 2 샘플신호 상호간의 차신호를 출력하는 차이값 검출기; 및

상기 차이값 검출기를 통해 출력된 차신호를 설정된 기준전압과 비교하여 펄 스 형태의 데이터신호를 출력하는 비교기;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
제 8 항에 있어서, 상기 차이값 검출기는

상기 제 1 샘플신호의 출력경로상에 그 일단이 접속된 제 3 저항과;

상기 제 2 샘플신호의 출력경로상에 그 일단이 접속된 제 4 저항과;

상기 제 3 및 제 4 저항의 타단을 통해 반전 입력단자와 비반전 입력단자에 입력되는 신호를 비교한 결과를 출력단자를 통해 출력하는 OP앰프와;

상기 OP앰프의 반전 입력단자와 상기 출력단자 사이에 연결된 제 3 RC 병렬회로; 및

상기 OP앰프의 비반전 입력단자와 기준전압원 사이에 연결된 제 4 RC 병렬회로가 구비된 것을 특징으로 하는 데이터 슬라이서.
복조된 입력신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및

상기 제 1 및 제 2 샘플신호 상호간의 차신호를 구하고, 상기 차신호를 상호 반전시켜 비교한 결과를 출력하는 데이터 복원부;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
복조된 입력신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및

상기 제 1 및 제 2 샘플신호 상호간의 차신호를 구하고, 상기 차신호를 설정된 기준신호와 비교한 결과를 출력하는 데이터 복원부;를 구비하는 것을 특징으로 하는 데이터 슬라이서.
수신된 RF신호를 복조하는 복조기와, 상기 복조기로부터 입력된 복조신호를 펄스형 데이터신호로 복원하는 데이터 슬라이서를 구비하는 RF 수신기에 있어서,

상기 데이터 슬라이서는 상기 복조신호를 설정된 샘플링 주파수에 따라 샘플링한 샘플을 순차적으로 제 1 샘플신호로서 출력하고, 상기 제 1 샘플신호를 일정시간 지연시켜 제 2 샘플신호로서 출력되도록 처리하는 샘플신호 출력부; 및

상기 샘플신호 출력부로부터 출력된 상기 제 1 및 제 2 샘플신호를 이용하여 상기 입력신호에 포함된 직류 오프셋 성분을 제거시킨 데이터로 복원처리하는 데이터 복원부;를 구비하는 것을 특징으로 하는 알에프 수신기.
제12항에 있어서,

상기 RF 신호를 증폭하는 증폭기와;

상기 증폭기를 통해 증폭된 신호에 소정의 발진신호를 혼합하여 상기 복조기로 출력하는 혼합기를 더 구비하는 것을 특징으로 하는 알에프 수신기.