KR100687426B1 - 반도체소자의 구리배선막 평탄화방법 - Google Patents
반도체소자의 구리배선막 평탄화방법 Download PDFInfo
- Publication number
- KR100687426B1 KR100687426B1 KR1020050125637A KR20050125637A KR100687426B1 KR 100687426 B1 KR100687426 B1 KR 100687426B1 KR 1020050125637 A KR1020050125637 A KR 1020050125637A KR 20050125637 A KR20050125637 A KR 20050125637A KR 100687426 B1 KR100687426 B1 KR 100687426B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- copper wiring
- barrier metal
- film
- wiring film
- Prior art date
Links
- 239000010949 copper Substances 0.000 title claims abstract description 46
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 45
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 239000000126 substance Substances 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 239000002002 slurry Substances 0.000 claims description 6
- 239000007800 oxidant agent Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 37
- 238000005498 polishing Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 반도체소자의 구리배선막 평탄화방법은, 다마신공정에 의해 형성된 트랜치 내에 장벽금속층 및 구리배선막이 증착된 반도체소자의 구리배선막 평탄화방법에 관한 것이다. 이 평탄화방법은, 화학적기계적평탄화장치를 사용하여 구리배선막과 장벽금속층 사이의 선택비를 이용한 엔드포인트검출방법으로 장벽금속층이 노출되도록 구리배선막을 평탄화하는 단계와 화학적기계적평탄화장치의 플레이튼을 회전시키기 위한 모터전류를 이용한 엔드포인트검출방법으로 트랜치를 갖는 절연막 표면이 노출되도록 절연막 위에서 노출된 장벽금속층을 평탄화하는 단계를 포함한다.
구리배선막, 다마신, 화학적기계적평탄화(CMP), 엔드포인트검출(EPD)
Description
도 1 내지 도 4는 본 발명에 따른 반도체소자의 구리배선막 평탄화방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 구리배선막 평탄화방법에 관한 것이다.
최근 반도체소자의 고성능화 및 고집적화 추세에 따라 소자구조가 보다 다층화되고, 이에 따라 표면의 단차가 점점 더 심해지는 경향이 있다. 표면의 단차가 심해지면서 노광시 표면에서의 초점심도를 일정하게 하는데 한계를 나타내고 있는 등 미세한 선폭의 패턴들을 집적화하는 것이 점점 어려워지고 있으므로, 평탄화기술의 적용이 점점 확대되고 있다. 소자가 형성된 기판을 평탄화하는 기술로는 도포 글라스법, 즉 스핀온글라스(SOG; Spin On Glass) 도포기술, 평탄성이 우수한 절연막을 형성할 수 있는 리플로우기술, 또는 레지스트 에치백기술과 같은 순수 화학적인 방법들이 있다. 이와 같은 방법들은 칩 크기 정도의 평탄화효과를 나타낼 뿐, 예컨대 0.35㎛ 이하의 배선폭을 요구하는 소자에 적용할 때 다층배선의 층간절연막을 서브 미크론(sub ㎛) 이하의 평탄도를 얻는 것이 용이하지 않다. 따라서 최근 글로벌(global)한 평탄화가 가능한 기술로서 기계적연마와 화학적연마가 동시에 이루어지는 화학적기계적평탄화(CMP; Chemical Mechanical Polishing) 기술의 적용이 급격하게 증가하고 있는 추세이다.
화학적기계적평탄화(CMP) 기술은 슬러리와 패드의 마찰력을 이용하여 웨이퍼 표면을 가공하는 것이기 때문에 슬러리와 패드의 영향이 큰 것으로 알려져 있다. 이와 같은 화학적기계적평탄화(CMP) 기술은 금속막에 대한 패터닝시에도 유용한데, 일반적으로 텅스텐(W) 플러그 형성시 사용될 수 있으며, 또한 구리(Cu)막패턴 형성시에도 사용될 수 있다. 특히 구리막패턴 형성시에는 다마신공정과 함께 사용되는데, 구체적으로 절연막을 먼저 증착하고, 절연막의 일부를 제거하여 트랜치를 형성한다. 다음에 전기도금법(electroplating)을 이용하여 구리막을 증착한다. 그리고 화학적기계적평탄화(CMP)를 수행하여 과도하게 증착되어 있는 구리막을 제거한다.
이와 같이 다마신공정과 함께 수행되는 구리막에 대한 화학적기계적평탄화(CMP)는, 통상적으로 구리 슬러리와 산화제를 사용하여 2단계 내지 3단계로 평탄화를 진행한다. 먼저 1단계로서 구리막을 제거하고, 2단계로서 장벽금속층인 Ta/TaN막과 층간절연막인 실리콘산화막(SiO2)을 제거한다. 이 과정에서 1단계인 구리막에 대한 제거는 구리막과 탄탈륨막 사이의 높은 선택비를 이용하여 엔드포인트검출(EPD; End Point Detect)을 사용하지만, 2단계인 Ta/TaN막에 대한 제거는 Ta/TaN막 과 실리콘산화막 사이의 낮은 선택비로 인하여 엔드포인트검출(EPD)을 적용할 수 없으며, 적절한 시간을 설정하여 평탄화를 수행하고 있다. 이에 따라 정확한 종료시점을 알 수 없어서 과도하게 평탄화가 진행되게 되면, 트랜치 내에 매립되는 구리막의 상부가 과도하게 제거되는 리세스/디싱(recess/dishing) 현상이 발생하여 소자의 수율에 악영향을 끼치고 있다.
본 발명이 이루고자 하는 기술적 과제는, 구리막에 이은 장벽층에 대한 평탄화시 정확한 종료시점을 검출하여 구리막의 상부가 과도하게 제거되는 현상을 억제할 수 있는 반도체소자의 구리배선막 평탄화방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 구리배선막 평탄화방법은, 다마신공정에 의해 트랜치 내에 배치되는 장벽금속층 및 구리배선막이 증착된 반도체소자의 구리배선막 평탄화방법에 있어서, 화학적기계적평탄화장치를 사용하여 상기 구리배선막과 장벽금속층 사이의 선택비를 이용한 엔드포인트검출방법으로 상기 장벽금속층이 노출되도록 상기 구리배선막을 평탄화하는 단계; 및 상기 화학적기계적평탄화장치의 플레이튼을 회전시키기 위한 모터전류를 이용한 엔드포인트검출방법으로 상기 트랜치를 갖는 절연막 표면이 노출되도록 상기 절연막 위에서 노출된 장벽금속층을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
상기 구리배선막에 대한 평탄화는 구리 슬러리 및 산화제를 사용하여 수행할 수 있다.
상기 장벽금속층은 Ta/TaN막이고 상기 절연막은 산화막일 수 있다.
상기 화학적기계적평탄화장치의 플레이튼을 회전시키기 위한 모터전류를 이용한 엔드포인트검출방법은, 상기 모터전류를 측정한 후 상기 플레이튼의 회전속도에 따른 상기 장벽금속층의 제거속도를 결정하여 평탄화시간을 결정하는 단계를 포함할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 구리배선막 평탄화방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 1을 참조하면, 반도체기판(100) 위의 제1 절연막(110)에는 제1 배선막패턴(120)이 배치된다. 제1 절연막(110) 및 제1 배선막패턴(120) 위에는 제2 절연막(130)이 배치된다. 제2 절연막(130)은 제1 배선막패턴(120)의 일부표면을 노출시키는 비아홀(131) 및 트랜치(132)를 갖는다. 이 비아홀(131) 및 트랜치(132)는 통상의 다마신공정을 수행하는 과정에서 형성된다. 비아홀(131) 및 트랜치(132)를 갖는 결과물 전면에는 장벽금속층(140)이, 예컨대 Ta/TaN막으로 형성한다. 그리고 장벽금속층(140) 위에는 구리배선막(150)이 형성된다.
이와 같은 결과물에 대해 화학적기계적평탄화공정은 2단계 내지 3단계로 수 행된다. 본 실시예에서는 세부적으로 3단계로 수행되는 경우를 예를 들기로 한다.
먼저 1단계로서 구리배선막(150)에 대한 평탄화를 수행한다. 구체적으로 도 4에 나타낸 바와 같이, 도 1의 구조를 갖는 반도체기판(100)을 캐리어(220)에 흡착시키고, 플레이튼(210) 표면에 반도체기판(100)의 구리배선막(도 1의 150)이 거의 접촉되도록 캐리어(220)를 이동시킨다. 다음에 도면에 나타내지는 않았지만, 플레이튼(210) 표면에 구리 슬러리(slurry) 및 산화제를 공급하는 한편, 플레이튼(210)을 화살표(a)로 나타낸 바와 같이 회전시키고, 캐리어(220)도 화살표(b)로 나타낸 바와 같이 회전시켜서 평탄화를 수행한다. 구리배선막(150)과 장벽금속층(140) 사이에는 충분한 선택비가 존재하므로, 이 선택비에 의해 장벽금속층(140)의 표면이 노출될 때를 엔드포인트로 검출하여 평탄화를 수행할 수 있다.
다음에 도 2를 참조하면, 2단계로서 장벽금속층(140)에 대한 평탄화를 수행한다. 평탄화를 수행하는 방법은 구리배선막(150)에 대하여 설명한 바와 동일하다. 다만 장벽금속층(140)과 제2 절연막(130) 사이의 선택비는 충분하지 않으므로, 정확한 엔드포인트를 검출하기 위하여 플레이튼(도 4의 210)을 회전시키는 모터(도 4의 211)의 회전속도(v)를 이용하여 엔드포인트를 검출한다. 통상적으로 연마속도는 플레이튼(210)의 회전속도와 연관이 있으며, 결국 플레이튼(210)을 회전시키는 모터(211)의 회전속도(v)와 연관이 있다. 즉 플레이튼(210)을 회전시키는 모터(211)의 회전속도(v)와 연마속도와의 관계를 설정할 수 있으며, 이로 인해 모터(211)의 회전속도(v)에 대한 정보가 있는 경우 정확한 연마속도를 계산할 수 있다. 따라서 제거하여야 하는 장벽금속층(140)의 두께와, 연마속도 및 모터(211)의 회전속도(v) 에 대한 관계를 이용하여 장벽금속층(140)에 대한 평탄화시 정확한 엔드포인트를 검출할 수 있다.
즉 모터전류를 측정한 후 플레이튼의 회전속도에 따른 장벽금속층의 제거속도를 결정하여 평탄화시간을 결정하여 엔드포인트를 검출한다. 이와 같은 엔드포인트검출을 이용하여 장벽금속층(140)에 대한 평탄화를 수행하게 되면, 제2 절연막(130)의 표면이 노출되게 된다.
다음에 도 3에 도시된 바와 같이, 3단계로서 제2 절연막(130)의 표면에 대한 평탄화를 수행한다. 이때 제2 절연막(130)에 대한 평탄화는, 제2 절연막(130) 표면에 구리배선막(150)이나 장벽금속층(140)의 잔류물질이 남지 않을 정도로 미세연마가 이루어지도록 한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 구리배선막 평탄화방법에 따르면, 장벽금속층인 Ta/TaN막에 대한 평탄화수행시 엔드포인트를 플레이튼을 회전시키는 모터의 회전속도를 이용하여 검출함으로써, 하부의 산화막에 대한 선택비가 낮더라도 정확한 엔드포인트를 검출할 수 있으며, 그 결과 장벽금속층에 대한 평탄화시 구리배선막이 과도하게 제거되는 현상을 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (4)
- 다마신공정에 의해 형성된 트랜치 내에 장벽금속층 및 구리배선막이 증착된 반도체소자의 구리배선막 평탄화방법에 있어서,화학적기계적평탄화장치를 사용하여 상기 구리배선막과 장벽금속층 사이의 선택비를 이용한 엔드포인트검출방법으로 상기 장벽금속층이 노출되도록 상기 구리배선막을 평탄화하는 단계와상기 화학적기계적평탄화장치의 플레이튼을 회전시키기 위한 모터전류를 측정하고, 상기 플레이튼의 회전속도에 따른 상기 장벽금속층의 제거속도를 산출하여 평탄화시간을 결정하는 단계와상기 화학적기계적평탄화장치를 이용하여 상기 결정된 평탄화시간 동안 상기 장벽금속층을 평탄화하는 단계를 포함하는 반도체소자의 구리배선막 평탄화방법.
- 제1항에서,상기 구리배선막에 대한 평탄화는 구리 슬러리 및 산화제를 사용하여 수행하는 반도체소자의 구리배선막 평탄화방법.
- 제1항에서,상기 장벽금속층은 Ta/TaN막이고 상기 절연막은 산화막인 것을 특징으로 하는 반도체소자의 구리배선막 평탄화방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125637A KR100687426B1 (ko) | 2005-12-19 | 2005-12-19 | 반도체소자의 구리배선막 평탄화방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125637A KR100687426B1 (ko) | 2005-12-19 | 2005-12-19 | 반도체소자의 구리배선막 평탄화방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100687426B1 true KR100687426B1 (ko) | 2007-02-26 |
Family
ID=38104734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050125637A KR100687426B1 (ko) | 2005-12-19 | 2005-12-19 | 반도체소자의 구리배선막 평탄화방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687426B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010079427A (ko) * | 2001-07-16 | 2001-08-22 | 전형탁 | 확산방지막내에 동종 금속의 중간 금속박막을 적용한반도체 소자의 제조방법 |
| KR20040104545A (ko) * | 2002-03-25 | 2004-12-10 | 가부시키 가이샤 에바라 세이사꾸쇼 | 전해가공장치 및 전해가공방법 |
-
2005
- 2005-12-19 KR KR1020050125637A patent/KR100687426B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010079427A (ko) * | 2001-07-16 | 2001-08-22 | 전형탁 | 확산방지막내에 동종 금속의 중간 금속박막을 적용한반도체 소자의 제조방법 |
| KR20040104545A (ko) * | 2002-03-25 | 2004-12-10 | 가부시키 가이샤 에바라 세이사꾸쇼 | 전해가공장치 및 전해가공방법 |
Non-Patent Citations (2)
| Title |
|---|
| 1020010079427 |
| 1020040104545 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6350694B1 (en) | Reducing CMP scratch, dishing and erosion by post CMP etch back method for low-k materials | |
| JP2659918B2 (ja) | 同平坦面の金属層および二酸化シリコン層の形成方法 | |
| US6426288B1 (en) | Method for removing an upper layer of material from a semiconductor wafer | |
| US6232231B1 (en) | Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect | |
| JP2009004665A (ja) | 半導体装置の製造方法 | |
| US5834375A (en) | Chemical-mechanical polishing planarization monitor | |
| KR100630293B1 (ko) | 반도체 웨이퍼 상의 다마신 구조를 위한 2 단계화학-기계적 평탄화 | |
| US6251789B1 (en) | Selective slurries for the formation of conductive structures | |
| Khan et al. | Damascene process and chemical mechanical planarization | |
| US6764954B2 (en) | Application of alignment marks to wafer | |
| JP3164213B2 (ja) | 埋め込み金属配線の形成方法 | |
| KR100687426B1 (ko) | 반도체소자의 구리배선막 평탄화방법 | |
| JPH09167768A (ja) | 半導体装置の製造方法 | |
| JP4630778B2 (ja) | アライメントマークの形成方法 | |
| US6514858B1 (en) | Test structure for providing depth of polish feedback | |
| US6221560B1 (en) | Method to enhance global planarization of silicon oxide surface for IC device fabrication | |
| JPH08339982A (ja) | 半導体製造装置及び半導体装置の製造方法 | |
| US6899597B2 (en) | Chemical mechanical polishing (CMP) process using fixed abrasive pads | |
| KR100560307B1 (ko) | 반도체 소자 제조방법 | |
| US7172970B2 (en) | Polish method for semiconductor device planarization | |
| KR19980048378A (ko) | 반도체소자의 평탄화방법 | |
| JP3556154B2 (ja) | 半導体装置の製造方法 | |
| KR100457340B1 (ko) | 반도체 소자 제조방법 | |
| KR100641992B1 (ko) | 구리 배선 형성 방법 | |
| KR100642921B1 (ko) | 반도체 소자의 금속배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20051219 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20060929 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20070214 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070220 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20070220 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20100121 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100121 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |