KR100683143B1 - Method for manufacturing polycrystalline silicon thin film transistor of fs mode - Google Patents
Method for manufacturing polycrystalline silicon thin film transistor of fs mode Download PDFInfo
- Publication number
- KR100683143B1 KR100683143B1 KR1020000070704A KR20000070704A KR100683143B1 KR 100683143 B1 KR100683143 B1 KR 100683143B1 KR 1020000070704 A KR1020000070704 A KR 1020000070704A KR 20000070704 A KR20000070704 A KR 20000070704A KR 100683143 B1 KR100683143 B1 KR 100683143B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- forming
- pixel electrode
- layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000010409 thin film Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 17
- 239000011521 glass Substances 0.000 claims abstract description 16
- 238000002161 passivation Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 239000007769 metal material Substances 0.000 claims abstract description 7
- 239000007772 electrode material Substances 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000002425 crystallisation Methods 0.000 claims description 9
- 230000008025 crystallization Effects 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000010406 interfacial reaction Methods 0.000 claims description 3
- 238000005224 laser annealing Methods 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법에 관한 것으로, FFS모드에 탑 게이트 구조를 적용하여 고해상도를 실현할 수 있도록 한 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법을 제공함에 그 목적이 있다. The present invention relates to a method for manufacturing a polycrystalline silicon thin film transistor of the FFS mode, and to provide a method for manufacturing a polycrystalline silicon thin film transistor of the FFS mode to realize a high resolution by applying a top gate structure to the FFS mode.
본 발명은 유리기판 상에 투명도전층 및 아모퍼스 실리콘(Amorphous Si) 순차적으로 적층하고 상기 아모퍼스 실리콘을 결정화하여 다결정질 실리콘층을 형성하는 공정과, 상기 다결정질 실리콘층을 투명도전층이 노출되도록 패터닝하여 소자 영역을 한정하는 액티브 레이어를 형성하는 공정과, 상기 노출된 투명도전층을 인접하는 셀에 형성되는 것과 전기적으로 연결되도록 패터닝하여 제 1 픽셀 전극을 형성하는 공정과, 상기 유리기판상에 상기 액티브 레이어 및 제 1 픽셀 전극을 덮는 게이트절연막과 게이트 금속물질을 순차적으로 증착하고 상기 게이트 금속물질을 상기 액티브 레이어가 노출되도록 패터닝하여 게이트전극 및 게이트버스라인을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 액티브 레이어의 노출된 부분에 불순물을 도핑하여 소오스 및 드레인영역을 형성하는 공정과, 상기 유리기판상에 상기 제 1 픽셀 전극, 게이트전극, 소오스 및 드레인영역을 덮도록 패시베이션층 및 투명한 도전물질을 순차적으로 증착하고 상기 투명한 도전물질을 상기 제 1 픽셀전극과 선택적으로 교호되게 중첩되도록 패터닝하여 제 2 픽셀 전극을 형성하는 공정과, 상기 패시베이션층에 상기 소오스 및 드레인영역을 노출시키는 비아홀을 형성하는 공정과, 상기 패시베이션층 상에 상기 비아홀을 통해 노출된 소오스 및 드레인영역과 접촉되게 소오스/드레인 전극물질을 증착하고 패터닝하여 상기 게이트 버스 라인과 수직되는 데이터 버스 라인을 상기 소오스 및 드레인영역과 접촉되는 소오스 및 드레인전극과 함께 형성하되 상기 드레인전극을 상기 제 2 픽셀전극과 접촉되어 전기적으로 연결되게 형성하는 공정을 포함한다.According to the present invention, a transparent conductive layer and amorphous silicon are sequentially stacked on a glass substrate, and the amorphous silicon is crystallized to form a polycrystalline silicon layer, and the polycrystalline silicon layer is patterned to expose the transparent conductive layer. Forming an active layer defining a device region, patterning the exposed transparent conductive layer to be electrically connected to that formed in an adjacent cell, and forming a first pixel electrode; and forming the active layer on the glass substrate. And sequentially depositing a gate insulating film and a gate metal material covering the first pixel electrode and patterning the gate metal material to expose the active layer to form a gate electrode and a gate bus line, and using the gate electrode as a mask. Impurities on the exposed portions of the active layer Doping to form a source and a drain region, and sequentially depositing a passivation layer and a transparent conductive material on the glass substrate to cover the first pixel electrode, the gate electrode, the source and the drain region, and depositing the transparent conductive material on the glass substrate. Forming a second pixel electrode by patterning to alternately overlap with one pixel electrode, forming a via hole exposing the source and drain regions in the passivation layer, and forming the via hole on the passivation layer through the via hole The source / drain electrode material is deposited and patterned in contact with the exposed source and drain regions to form a data bus line perpendicular to the gate bus line together with the source and drain electrodes in contact with the source and drain regions. Contact with the second pixel electrode to electrically And a step of forming to be determined.
Description
도 1a 내지 도 5a는 본 발명의 일실시예에 따른 에프에프에스 모드의 다결정질 실리콘 박막 트랜지스터 제조방법을 도시하는 평면도이고,1A to 5A are plan views illustrating a method for manufacturing a polycrystalline silicon thin film transistor of a fs mode according to an embodiment of the present invention.
도 1b 내지 도 5b는 도 1a 내지 도 5a의 단면도이다. 1B-5B are cross-sectional views of FIGS. 1A-5A.
삭제delete
삭제delete
삭제delete
*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *
2:제1 픽셀전극, 4:액티브레이어,2: first pixel electrode, 4: active layer,
6:게이트라인, 8, 9:소오스 및 드레인영역,6: gate line, 8, 9: source and drain regions,
10:제2 픽셀전극, 12:데이터버스라인.10: second pixel electrode, 12: data bus line.
본 발명은 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법에 관한 것으로, 보다 상세하게 FFS 모드에 탑-게이트 구조를 적용한 어레이 설계로 인해 우 수한 광시야각과 고 해상도를 얻도록 한 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a polycrystalline silicon thin film transistor of the FFS mode, and more particularly, to obtain an excellent wide viewing angle and high resolution due to the array design applying the top-gate structure to the FFS mode polycrystalline silicon of the FFS mode The present invention relates to a thin film transistor manufacturing method.
주지된 바와 같이, 종래의 박막 액정 디스플레이(LCD; Liquid Crystal Display)는 휴대형 단말기기의 정보 표시창, 노트북 PC의 화면표시기, 랩탑 컴퓨터의 모니터 등의 정보표시장치로 사용되고 있다. 특히 액정 디스플레이는 기존의 브라운관형 모니터(CRT)를 대체할 수 있는 디스플레이장치로 산업상 그 활용도는 매우 높다. As is well known, a conventional liquid crystal display (LCD) is used as an information display device such as an information display window of a portable terminal device, a screen display of a notebook PC, a monitor of a laptop computer, and the like. In particular, the liquid crystal display is a display device that can replace the conventional CRT monitor, and its utilization is very high in the industry.
그러나, 종래의 FFS(Fringe Field Switching) 모드의 박막 트랜지스터 액티브 레이어는 아모퍼스(amorphous) 실리콘으로 구성되어 약 0.5㎠/Vsec의 낮은 전계 효과 이동도를 나타내어 높은 광시야각에도 불구하고 집적도 및 고해상도의 실현에 많은 한계를 지니고 있다는 문제점이 있다. However, the conventional FFS (Fringe Field Switching) mode thin film transistor active layer is composed of amorphous silicon and exhibits a low field effect mobility of about 0.5
본 발명은 상기한 종래 기술의 사정을 감안하여 이루어진 것으로, FFS모드에 탑 게이트 구조를 적용하여 고해상도를 실현할 수 있도록 한 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described prior art, and an object thereof is to provide a method for manufacturing a polycrystalline silicon thin film transistor in an FFS mode that enables a high resolution by applying a top gate structure to an FFS mode.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법은 유리기판 상에 투명도전층 및 아모퍼스 실리콘(Amorphous Si) 순차적으로 적층하고 상기 아모퍼스 실리콘을 결정화하여 다결정질 실리콘층을 형성하는 공정과, 상기 다결정질 실리콘층을 투명도전층이 노출되도록 패터닝하여 소자 영역을 한정하는 액티브 레이어를 형성하는 공정과, 상기 노출된 투명도전층을 인접하는 셀에 형성되는 것과 전기적으로 연결되도록 패터닝하여 제 1 픽셀 전극을 형성하는 공정과, 상기 유리기판상에 상기 액티브 레이어 및 제 1 픽셀 전극을 덮는 게이트절연막과 게이트 금속물질을 순차적으로 증착하고 상기 게이트 금속물질을 상기 액티브 레이어가 노출되도록 패터닝하여 게이트전극 및 게이트버스라인을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 액티브 레이어의 노출된 부분에 불순물을 도핑하여 소오스 및 드레인영역을 형성하는 공정과, 상기 유리기판상에 상기 제 1 픽셀 전극, 게이트전극, 소오스 및 드레인영역을 덮도록 패시베이션층 및 투명한 도전물질을 순차적으로 증착하고 상기 투명한 도전물질을 상기 제 1 픽셀전극과 선택적으로 교호되게 중첩되도록 패터닝하여 제 2 픽셀 전극을 형성하는 공정과, 상기 패시베이션층에 상기 소오스 및 드레인영역을 노출시키는 비아홀을 형성하는 공정과, 상기 패시베이션층 상에 상기 비아홀을 통해 노출된 소오스 및 드레인영역과 접촉되게 소오스/드레인 전극물질을 증착하고 패터닝하여 상기 게이트 버스 라인과 수직되는 데이터 버스 라인을 상기 소오스 및 드레인영역과 접촉되는 소오스 및 드레인전극과 함께 형성하되 상기 드레인전극을 상기 제 2 픽셀전극과 접촉되어 전기적으로 연결되게 형성하는 공정을 포함한다.In order to achieve the above object, a method of manufacturing a polycrystalline silicon thin film transistor of the FFS mode according to a preferred embodiment of the present invention sequentially laminated a transparent conductive layer and amorphous silicon (Amorphous Si) on a glass substrate and the amorphous silicon Crystallizing to form a polycrystalline silicon layer, patterning the polycrystalline silicon layer to expose the transparent conductive layer to form an active layer defining a device region, and forming the exposed transparent conductive layer in an adjacent cell. Forming a first pixel electrode by patterning the substrate to be electrically connected to the substrate; and sequentially depositing a gate insulating layer and a gate metal material covering the active layer and the first pixel electrode on the glass substrate, and depositing the gate metal material into the active layer. Gate electrodes and gates by patterning them to expose Forming a line, forming a source and a drain region by doping an exposed portion of the active layer using the gate electrode as a mask, and forming the source and drain regions on the glass substrate; Sequentially depositing a passivation layer and a transparent conductive material to cover the source and drain regions, and patterning the transparent conductive material to alternately overlap the first pixel electrode to form a second pixel electrode; and the passivation layer Forming a via hole exposing the source and drain regions at the source; depositing and patterning a source / drain electrode material on the passivation layer to be in contact with the source and drain regions exposed through the via hole; The data bus line and the source and drain regions. But formed with the source and drain electrodes which catalyst comprises the step of forming the contact to the drain electrode and the second pixel electrode to be electrically connected.
바람직하게, 상기 아모퍼스 실리콘을 ELA(Eximer laser annealing), MIC(Metal induced crystallization), FALC(Field aided lateral crystallization), MILC(Metal induced crystallization) 및 줄열법(Joule heating) 중 어느 하나의 방법으로 결정화한다.Preferably, the amorphous silicon is crystallized by any one of methods such as: Eximer laser annealing (ELA), Metal induced crystallization (MIC), Field aided lateral crystallization (FALC), Metal induced crystallization (MILC), and Joule heating do.
보다 바람직하게, 상기 투명도전층 및 아모퍼스 실리콘 사이에 계면 반응을 억제하기 위한 버퍼 옥사이드(Buffer oxide)를 형성하는 공정을 더 구비한다.More preferably, further comprising the step of forming a buffer oxide (Buffer oxide) for suppressing the interfacial reaction between the transparent conductive layer and amorphous silicon.
이하, 본 발명에 대해 도면을 참조하여 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail with reference to drawings.
도 1a 내지 도 5a는 본 발명의 일실시예에 따른 에프에프에스 모드의 다결정질 실리콘 박막 트랜지스터 제조방법을 도시하는 평면도이고, 도 1b 내지 도 5b는 도 1a 내지 도 5a의 단면도이다.1A to 5A are plan views illustrating a method for manufacturing a polycrystalline silicon thin film transistor of a F-S mode according to an embodiment of the present invention, and FIGS. 1B to 5B are cross-sectional views of FIGS. 1A to 5A.
도 1a 및 도 1b를 참조하면, 유리기판(20)상에 RF/DC 스퍼터링법으로 투명도전층(1)을 형성하고, 이 투명도전층(1) 상에 아모퍼스 실리콘(Amorphous Si)를 CVD법으로 형성한다.
그리고, 아모퍼스 실리콘를 ELA(Eximer laser annealing), MIC(Metal induced crystallization)법, FALC(Field aided lateral crystallization), MILC(Metal induced crystallization), 줄열법(Joule heating) 등의 방법으로 결정화하여 다결정질 실리콘층(3)을 형성한다.
상기에서 투명도전층(1)과 다결정질 실리콘층(3)의 접촉으로 인한 계면반응을 방지하기 위하여 투명도전층(1)과 다결정질 실리콘층(3) 사이에 버퍼 옥사이드(Buffer oxide)를 형성하는 것이 가능하다. Referring to FIGS. 1A and 1B, a transparent
The amorphous silicon is crystallized by a method such as Eximer laser annealing (ELA), Metal induced crystallization (MIC), Field aided lateral crystallization (FALC), Metal induced crystallization (MILC), Joule heating, etc.
In order to prevent the interfacial reaction due to the contact between the transparent
삭제delete
도 2a 및 도 2b를 참조하면, 다결정질 실리콘층(4)을 습식 또는 건식 에칭공정을 포함하는 포토리쏘그래피(Photolithography) 방법으로 투명도전층(1)이 노출되도록 패터닝하여 소자 영역을 한정하는 액티브 레이어(Active Layer; 4)를 형성한다. 2A and 2B, an active layer defining a device region by patterning the
삭제delete
삭제delete
도 3a 및 도 3b을 참조하면, 상기 액티브 레이어(4)가 구성된 다음에는 투명도전층(1)을 포토리소그래피(Photolithography) 공정으로 패터닝하여 제 1 픽셀 전극(2)을 형성한다. 이때, 액티브 레이어(4) 하부의 투명도전층(1)은 제거되지 않고 잔류되는데, 제 1 픽셀 전극(2)이 잔류하는 투명도전층(1)과 전기적으로 연결되지 않도록 하여야 한다. 또한, 제 1 픽셀 전극(2)은 사이의 공통 배선에 의해 인접하는 것과 전기적으로 연결되어 동일한 유리기판(20) 상에 형성된 것은 구동시 동일한 전압이 된다.3A and 3B, after the
삭제delete
도 4a 및 도 4b을 참조하면, 유리기판(20)상에 게이트절연막(5)을 액티브 레이어(4) 및 제 1 픽셀 전극(2)을 덮도록 형성한다. 그리고, 게이트절연막(5) 상에 게이트 금속물질을 증착하고 액티브 레이어(4)가 노출되도록 패터닝하여 게이트전극(6) 및 게이트버스라인(7)을 형성한다.
게이트전극(6)을 마스크로 사용하여 액티브 레이어(4)의 노출된 부분에 불순물을 이온 샤워(ion shower) 또는 이온 매스 도핑(ion mass doping) 등의 방법으로 도핑하여 박막 트랜지스터의 소오스 및 드레인영역(8)(9)을 형성한다. 이 때, 액티브 레이어(4)의 게이트전극(6) 하부의 불순물이 도핑되지 않은 부분은 채널 영역이 된다.4A and 4B, a
Source and drain regions of the thin film transistors are formed by doping impurities exposed in the
삭제delete
도 5a 및 도 5b을 참조하면, 유리기판(20)상에 패시베이션층(Passivation layer : 14)을 제 1 픽셀 전극(2), 게이트전극(6), 소오스 및 드레인영역(8)(9)을 덮도록 CVD법 또는 스퍼터링법으로 증착시킨다. 그리고, 패시베이션층(14) 상에 투명한 도전물질을 증착하고 제 1 픽셀전극(2)과 대응되는 부분 상에 이 제 1 픽셀전극(2)과 선택적으로 교호되게 중첩되도록 패터닝하여 제 2 픽셀 전극(10)을 형성한다.Referring to FIGS. 5A and 5B, a
삭제delete
그리고, 패시베이션층(14)을 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인영역(8)(9)을 노출시키는 비아홀(Via hole : 16)을 형성한다. 그 후 패시베이션층(14) 상에 비아홀(16)을 통해 노출된 소오스 및 드레인영역(8)(9)과 접촉되게 소오스/드레인 전극물질을 증착하고 포토리쏘그래피 방법으로 게이트 버스 라인(7)과 수직되게 패터닝하여 데이터 버스 라인(12)을 형성한다. 이 때, 소오스 및 드레인영역(8)(9)과 접촉되어 전기적으로 연결되는 소오스 및 드레인전극(17)(18)도 형성되는데, 소오스 전극(17)은 데이터 버스 라인(12)과 연결되어 소오스 영역(8) 쪽으로 돌출되게 형성되며, 드레인전극(18)은 소오스 전극(17)과 이격되며 제 2 픽셀 전극(10)과 접촉되어 전기적으로 연결되게 형성된다.The
상기한 구성의 본 발명의 일실시예에 따른 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법의 기능과 작용을 첨부된 도면을 참조하여 상세하게 설명한다. The function and operation of the method for manufacturing a polycrystalline silicon thin film transistor in an FFS mode according to an embodiment of the present invention having the above-described configuration will be described in detail with reference to the accompanying drawings.
먼저, 본 발명에 따른 다결정질 실리콘 박막 트랜지스터(Polycrystalline Si TFT)는 게이트층을 액티브 레이어(4) 상에 구성하는 것으로, 유리기판(20)상에 투명도전층(1) 및 아모퍼스 실리콘을 순착적으로 형성한 후, 이 아모퍼스 실리콘를 결정화하여 다결정질 실리콘층(4)을 형성한다. 그리고, 유리기판(20)상에 RF/DC 스퍼터링법으로 투명도전층(1)을 형성하고, 이 투명도전층(1) 상에 아모퍼스 실리콘(Amorphous Si)를 CVD법으로 형성한다. 그리고, 다결정질 실리콘층(4)과 투명도전층(1)을 각각 패터닝하여 액티브 레이어(4)와 제 1 픽셀전극(2)을 형성한다.First, the polycrystalline Si TFT according to the present invention is configured to form a gate layer on the
이를 통한 상기 제 1 픽셀 전극(2)은 그 자체를 공통 전극으로 사용할 수도 있슴으로써 적용되는 마스크의 개수를 감소시킬 수 있게 된다. Through this, the
한편, 본 발명의 실시예에 따른 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법은 단지 상기한 실시예에 한정되는 것이 아니라 그 기술적 요지를 이탈하지 않는 범위내에서 다양한 변경이 가능하다. Meanwhile, the method for manufacturing the polycrystalline silicon thin film transistor in the FFS mode according to the embodiment of the present invention is not limited to the above-described embodiment, and various modifications may be made without departing from the technical spirit of the present invention.
상기한 바와 같이, 본 발명에 따른 FFS 모드의 다결정질 실리콘 박막 트랜지스터 제조방법은 높은 광시야각을 갖는 FFS 모드의 활성층에 게이트 전극을 형성함으로써 다결정질의 실리콘 박막 트랜지스터를 구성할 수 있고, 그 다결정질의 실리콘 박막 트랜지스터는 높은 광시야각, 전계 효과의 이동도, 고해상도 등의 우수한 특성을 갖게 된다. As described above, the method for manufacturing a polycrystalline silicon thin film transistor of the FFS mode according to the present invention can form a polycrystalline silicon thin film transistor by forming a gate electrode in the active layer of the FFS mode having a high wide viewing angle, the polycrystalline silicon The thin film transistor has excellent characteristics such as high wide viewing angle, mobility of field effects, and high resolution.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000070704A KR100683143B1 (en) | 2000-11-25 | 2000-11-25 | Method for manufacturing polycrystalline silicon thin film transistor of fs mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000070704A KR100683143B1 (en) | 2000-11-25 | 2000-11-25 | Method for manufacturing polycrystalline silicon thin film transistor of fs mode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020040990A KR20020040990A (en) | 2002-05-31 |
| KR100683143B1 true KR100683143B1 (en) | 2007-02-15 |
Family
ID=19701489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000070704A Expired - Lifetime KR100683143B1 (en) | 2000-11-25 | 2000-11-25 | Method for manufacturing polycrystalline silicon thin film transistor of fs mode |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100683143B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697370B1 (en) * | 2000-12-12 | 2007-03-20 | 비오이 하이디스 테크놀로지 주식회사 | Method of manufacturing thin film transistor array using plasma etching |
| KR100583135B1 (en) * | 2004-06-08 | 2006-05-23 | 삼성에스디아이 주식회사 | Electroluminescent display |
| CN102629585B (en) * | 2011-11-17 | 2014-07-23 | 京东方科技集团股份有限公司 | Display device, thin film transistor, array substrate and manufacturing method thereof |
-
2000
- 2000-11-25 KR KR1020000070704A patent/KR100683143B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020040990A (en) | 2002-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3941032B2 (en) | Thin film transistor liquid crystal display element having vertical thin film transistor | |
| US7768010B2 (en) | Poly crystalline silicon semiconductor device and method of fabricating the same | |
| US7407841B2 (en) | Liquid crystal display panel and method of fabricating thereof | |
| US8158982B2 (en) | Polysilicon thin film transistor device with gate electrode thinner than gate line | |
| JPS59208783A (en) | thin film transistor | |
| US7790582B2 (en) | Method for fabricating polysilicon liquid crystal display device | |
| US7206035B2 (en) | Method of fabricating liquid crystal display device | |
| CN102709240B (en) | Array substrate manufacturing method, array substrate and display device | |
| TW543198B (en) | Liquid crystal displays | |
| KR100683143B1 (en) | Method for manufacturing polycrystalline silicon thin film transistor of fs mode | |
| CN115863359A (en) | Array substrate, preparation method thereof and display panel | |
| JPH06169086A (en) | Polycrystalline silicon thin film transistor | |
| JPH10209452A (en) | Thin film transistor and its manufacture | |
| JP2001339065A (en) | Electro-optical device manufacturing method and electro-optical device | |
| JPS6144467A (en) | Thin film transistor | |
| JPH01227127A (en) | Thin-film transistor array | |
| KR100459211B1 (en) | Polysilicon Thin Film Transistor, Method For Fabricating The Same And Method For Fabricating Liquid Crystal Display Device By Said Method | |
| KR940007456B1 (en) | Thin film transistor and manufacturing method thereof | |
| KR100624428B1 (en) | Poly crystalline Si semiconductor and fabricating method thereof | |
| KR101699549B1 (en) | Display device having Thin Film transistor and Method for fabricating thereof | |
| KR100923054B1 (en) | Display pixel and method of manufacturing the same | |
| KR100926309B1 (en) | LCD and its manufacturing method | |
| KR100705615B1 (en) | Thin film transistor - method of manufacturing liquid crystal display device | |
| KR20000060432A (en) | Method of performing TFT LCD | |
| JP2001215522A (en) | Electrode, wiring, method of forming the same, liquid crystal display device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20001125 |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20011009 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| PG1501 | Laying open of application | ||
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20030228 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20040827 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20001125 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20060324 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20061127 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070208 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20070209 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20100127 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101216 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20111229 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130107 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130107 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140116 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140116 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150116 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150116 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170119 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170119 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180118 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180118 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20200128 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200128 Start annual number: 14 End annual number: 14 |
|
| PC1801 | Expiration of term |
Termination date: 20210525 Termination category: Expiration of duration |