KR100680489B1 - Manufacturing Method of Flash Memory Device - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 플로팅 게이트전극용 제1 도전막, 버퍼막 및 희생 패드막을 순차적으로 형성하는 단계, 상기 희생 패드막, 상기 버퍼막, 상기 제1 도전막 및 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하는 단계, 상기 형성된 트렌치 내부에만 트렌치 매립용 절연막이 형성되도록 하여 소자분리막을 형성하는 단계, 상기 패드막을 제거하는 공정을 수행하는 단계 및 상기 패드막이 제거된 결과물 상에 플로팅 게이트용 제2 도전막을 형성하여, 상기 플로팅 게이트용 제1 도전막과 상기 플로팅 게이트용 제2 도전막 사이에 상기 버퍼막이 형성되어 있도록 하는 단계를 포함한다. The present invention relates to a method of manufacturing a flash memory device, and the idea of the present invention is to sequentially form a first conductive film, a buffer film and a sacrificial pad film for a floating gate electrode on a semiconductor substrate, the sacrificial pad film and the buffer. Forming a trench by patterning a film, a predetermined depth of the first conductive film and the semiconductor substrate, forming a device isolation film by forming a trench filling insulating layer only in the formed trench, and removing the pad film. And forming a second conductive film for the floating gate on the resultant from which the pad layer is removed, so that the buffer film is formed between the first conductive film for the floating gate and the second conductive film for the floating gate. do.
플로팅 게이트전극 Floating Gate Electrode
Description
도 1 내지 도 3은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 1 to 3 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *
10: 반도체 기판 12: 터널 산화막10
14: 플로팅 게이트용 제1 폴리 실리콘막14: first polysilicon film for floating gate
16: 버퍼 산화막 16: buffer oxide
20: 플로팅 게이트용 제2 폴리 실리콘막20: second polysilicon film for floating gate
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a flash memory device.
플래쉬 메모리는 EEPROM(Electrically Erasable and Programmable ROM)의 한 종류인데, 데이터의 소거 동작이 바이트 단위가 아닌 블록 단위로 매우 커서 그 속도가 매우 빠르다. 이와 같은 플래쉬 메모리 가운데 멀티레벨 플래쉬 메모리 셀에는 세 개 이상의 데이터 레벨을 저장할 수 있다. Flash memory is a type of electrically erasable and programmable ROM (EEPROM), and the erase operation of the data is very fast in blocks rather than bytes, which is very fast. Three or more data levels may be stored in a multilevel flash memory cell among such flash memories.
상기 멀티레벨 플래쉬 메모리 셀의 제조방법은 반도체 기판에 터널 산화막, 플로팅 게이트용 제1 폴리 실리콘막, 패드 질화막을 순차적으로 형성하고, 상기 패드질화막이 형성된 반도체 기판에 활성 영역과 비활성영역을 정의하는 식각공정을 수행하여 트렌치를 형성한다. In the method of manufacturing a multilevel flash memory cell, a tunnel oxide film, a first polysilicon film for a floating gate, and a pad nitride film are sequentially formed on a semiconductor substrate, and an active region and an inactive region are defined on the semiconductor substrate on which the pad nitride film is formed. The process is performed to form trenches.
이어서, 상기 트렌치가 포함된 결과물 전면에 트렌치 매립용 절연막을 형성하고, 상기 패드 질화막이 노출될 때까지 평탄화 공정을 수행하여 소자 분리막을 형성하고, 상기 패드 질화막을 제거하는 식각공정을 수행한다. Subsequently, an insulating film for filling the trench is formed on the entire surface of the resultant product including the trench, and a planarization process is performed until the pad nitride film is exposed to form an isolation layer, and an etching process of removing the pad nitride film is performed.
이어서, 상기 소자분리막이 형성된 결과물 상에 플로팅 게이트전극용 제2 폴리 실리콘막을 형성한다. Subsequently, a second polysilicon film for floating gate electrodes is formed on the resultant device on which the device isolation film is formed.
그러나 상기와 같은 플로팅 게이트전극용 제1 폴리 실리콘막과 제2 폴리 실리콘막이 접촉 적층되어 있는 구조가 사용되는 플래쉬 메모리소자에서, 소자 동작시 인가되는 바이어스 전압이 터널 산화막에 집중되어 소자의 리텐션 특성을 악화시키게 되는 문제점이 발생한다.However, in a flash memory device having a structure in which the first polysilicon film for the floating gate electrode and the second polysilicon film are stacked in contact with each other, the bias voltage applied during the operation of the device is concentrated on the tunnel oxide film, thereby reducing the retention characteristics of the device. There is a problem that worsens.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자 동작시 인가되는 바 이어스 전압이 터널 산화막에 집중되어 소자의 리텐션 특성을 악화시키는 것을 방지하도록 하는 플래쉬 메모리소자의 제조방법을 제공함에 있다. An object of the present invention for solving the above problems is to provide a method of manufacturing a flash memory device to prevent the bias voltage applied during operation of the device is concentrated on the tunnel oxide film to deteriorate the retention characteristics of the device.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 플로팅 게이트전극용 제1 도전막, 버퍼막 및 희생 패드막을 순차적으로 형성하는 단계, 상기 희생 패드막, 상기 버퍼막, 상기 제1 도전막 및 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하는 단계, 상기 형성된 트렌치 내부에만 트렌치 매립용 절연막이 형성되도록 하여 소자분리막을 형성하는 단계, 상기 패드막을 제거하는 공정을 수행하는 단계 및 상기 패드막이 제거된 결과물 상에 플로팅 게이트용 제2 도전막을 형성하여, 상기 플로팅 게이트용 제1 도전막과 상기 플로팅 게이트용 제2 도전막 사이에 상기 버퍼막이 형성되어 있도록 하는 단계를 포함한다. According to an aspect of the present invention, a first conductive film for a floating gate electrode, a buffer film, and a sacrificial pad film are sequentially formed on a semiconductor substrate. The sacrificial pad film, the buffer film, and the first conductive film are sequentially formed. Forming a trench by patterning a predetermined depth of the film and the semiconductor substrate; forming a device isolation film by forming a trench filling insulating layer only in the formed trench; performing a process of removing the pad film; And forming a second conductive film for the floating gate on the removed result, so that the buffer film is formed between the first conductive film for the floating gate and the second conductive film for the floating gate.
상기 패드막 제거 공정은 상기 형성된 버퍼막이 제거되는 것을 방지하도록 하여 수행되는 것을 포함한다. The pad film removing process may be performed to prevent the formed buffer film from being removed.
상기 버퍼막은 산화막으로 형성하는 것을 포함한다. The buffer film includes an oxide film.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완 전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 1 내지 도 3은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 1 to 3 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
도 1을 참조하면, 웰 영역(미도시)들이 구비된 반도체 기판(10)에 터널 산화막(12), 플로팅 게이트용 제1 폴리 실리콘막(14), 버퍼 산화막(16) 및 패드 질화막(18)을 순차적으로 형성한다. Referring to FIG. 1, a
상기 버퍼 산화막(16)은 상기 버퍼 산화막(16)의 상부에 증착된 패드 질화막에 대한 스트레스를 완화하고, 이후 패드 질화막 제거 공정시 상기 하부에 형성된 터널 산화막을 보호하기 위해 형성한다. The
도 2를 참조하면, 상기 패드 질화막(18)이 구비된 반도체 기판에 활성 영역과 비활성영역을 정의하는 패터닝 공정 즉, 상기 패드 질화막(18), 버퍼 산화막(16), 제1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)의 일부를 식각하는 식각공정을 수행하여, 트렌치(T)를 형성한다. Referring to FIG. 2, a patterning process of defining an active region and an inactive region on a semiconductor substrate including the
이어서, 상기 트렌치가 포함된 결과물 전면에 트렌치 매립용 절연막을 형성하고, 상기 패드 질화막(18)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 소자 분리막(20)을 형성한다. Subsequently, an insulating film for filling the trench is formed on the entire surface of the resultant product including the trench, and a planarization process such as a CMP process is performed until the
이어서, 상기 패드 질화막(18)을 제거하는 식각공정을 수행하는 데, 이때, 상기 패드 질화막(18) 하부에 형성된 버퍼 산화막(16)이 제거되지 않도록 상기 패드 질화막(18) 식각 공정이 수행되도록 한다. Subsequently, an etching process for removing the
상기 패드 질화막 제거 공정시 버퍼 산화막이 잔존해 있기 때문에, 상기 버퍼 산화막 하부에 형성된 터널 산화막을 상기 패드 질화막 제거공정으로부터 보호할 수 있게 된다. Since the buffer oxide film remains during the pad nitride film removal process, the tunnel oxide film formed under the buffer oxide film can be protected from the pad nitride film removal process.
또한, 상기 이후 형성된 플로팅 게이트용 제2 폴리 실리콘막과 상기 플로팅 게이트용 제1 폴리 실리콘막 사이에 버퍼 산화막(16)이 형성된다.In addition, a
표 1에서는 본 발명에서와 같이 버퍼 산화막이 형성된 반도체 소자에 프로그램과 이레이즈를 할 경우의 바이어스 조건을 나타낸 것이다.Table 1 shows bias conditions when programs and erase are performed on a semiconductor device having a buffer oxide film as in the present invention.
셀의 상태는 11, 01, 10, 00으로 구분 지어질 수 있는 데, 우선 이레이즈상태는 벌크에 20V, 게이트에 15~ 20V를 인가함으로써 플로팅 게이트의 차지들이 실리콘기판으로 빠져나가서 플로팅 게이트 에는 홀(hole)로 가득차게 되므로 문턱전압은 -5V 정도로 된다. 이후 게이트에 5~ 10V 정도를 인가하게 되면 터널 산화막을 통해서 전자가 주입되어 제1 폴리 실리콘막 내의 홀과 결합하게 되는 데, 이때 제2 폴리 실리콘막 내의 홀들은 게이트에 인가된 바이어스가 충분하지 않기 때문에 버퍼 산화막은 통과하지 못하게 되고, 이렇게 되면 제1 폴리 실리콘막 내의 케리어들만 중립(neutral)상태가 되게 되므로 문턱전압은 0.5V 정도 되게 된다. 이후에 게이트에는 10~ 15V 정도를 인가하고, 동시에 벌크에 5~ 10V 정도를 인가하게 되면 제1 폴리 실리콘막 내의 전자들이 제2 폴리 실리콘막내로 주입되게 되고 동시에 작 은 량의 전자들이 터널 산화막을 통해서 제1 폴리 실리콘막에 주입되게 된다. 이때 차징되는 캐리어량은 벌크 바이어스에 의존적이게 된다. 이후에 게이트에 15~ 20V의 고바이어스를 인가하게 되면 터널 산화막 뿐만 아니라 버퍼 산화막을 통해서도 전자가 주입되게 된다. 위에서 설명한 것과 같이 4가지 조건으로 프로그램을 하게 되면 셀이 멀티레벨(multi-level)이 되게 되어, 01조건에서와 같이 제1 폴리 실리콘막내에만 케리어가 주입되게 되므로 01조건에서의 셀 디스트리뷰션(distribution) 특성이 개선되게 된다. 그리고 00조건에서 보듯이 문턱전압이 높아지게 되고, 챠지들이 리텐션(retention)테스트시에 터널 산화막 뿐만 아니라 버퍼 산화막에도 동시에 영향을 미치므로 터널 산화막의 스트레스를 완화시킬 수 있게 되어 리텐션 특성이 개선되게 된다. The state of the cell can be divided into 11, 01, 10, 00. First, the erased state is applied to the bulk by 20V and 15 ~ 20V to the gate, so that the charges of the floating gate escape to the silicon substrate and the hole in the floating gate As it is filled with holes, the threshold voltage is about -5V. Subsequently, when 5 to 10 V is applied to the gate, electrons are injected through the tunnel oxide layer to couple with holes in the first polysilicon layer. In this case, the holes in the second polysilicon layer do not have sufficient bias applied to the gate. As a result, the buffer oxide film cannot pass through, so that only the carriers in the first polysilicon film are in a neutral state, so that the threshold voltage is about 0.5V. Subsequently, when the gate is applied with about 10 to 15V and the bulk is applied with about 5 to 10V, electrons in the first polysilicon film are injected into the second polysilicon film and at the same time, a small amount of electrons forms a tunnel oxide film. It is injected into the first polysilicon film through. At this time, the amount of carriers charged depends on the bulk bias. Subsequently, when a high bias of 15-20V is applied to the gate, electrons are injected not only through the tunnel oxide layer but also through the buffer oxide layer. As described above, if the program is performed under four conditions, the cell becomes multi-level, and the carrier is injected only in the first polysilicon film as in the 01 condition. Properties will be improved. As shown in the 00 condition, the threshold voltage is increased, and the charges simultaneously affect not only the tunnel oxide but also the buffer oxide during the retention test, so that the stress of the tunnel oxide can be alleviated, thereby improving the retention characteristics. do.
도 3을 참조하면, 상기 패드 질화막이 제거된 결과물에 플로팅 게이트용 제2 폴리 실리콘막(22), ONO막(24), 콘트롤 게이트 용 제3 폴리 실리콘막(26)을 순차적으로 형성한다. Referring to FIG. 3, the second polysilicon film 22 for the floating gate, the ONO
본 발명에 의하면, 플로팅 게이트용 제2 폴리 실리콘막과 상기 플로팅 게이트 용 제1 폴리 실리콘막 사이에 버퍼 산화막을 형성함으로써, 터널 산화막에 집중되는 바이어스전압을 상기 터널 산화막에 분산시켜 리텐션 특성을 개선하게 되고, 제1 폴리실리콘막내에만 전자가 차징되게 함으로써 셀의 디스트리뷰션 특성을 개선시킬 수 있게 된다. According to the present invention, by forming a buffer oxide film between the second polysilicon film for the floating gate and the first polysilicon film for the floating gate, the bias voltage concentrated in the tunnel oxide film is dispersed in the tunnel oxide film to improve retention characteristics. The electrons are charged only in the first polysilicon film, thereby improving distribution characteristics of the cell.
이상에서 살펴본 바와 같이 본 발명에 의하면, 플로팅 게이트용 제2 폴리실리콘막과 상기 플로팅 게이트용 제1 폴리 실리콘막 사이에 버퍼 산화막을 형성함으로써, 터널 산화막에 집중되는 바이어스를 분산시켜 리텐션 특성을 개선하게 되고, 제1 폴리실리콘막내에만 전자가 차징되게 함으로써 셀의 디스트리뷰션 특성을 개선시킬 수 있게 되는 효과가 있다. As described above, according to the present invention, a buffer oxide film is formed between the second polysilicon film for the floating gate and the first polysilicon film for the floating gate, thereby dispersing a bias concentrated in the tunnel oxide film, thereby improving retention characteristics. The electrons are charged only in the first polysilicon film, thereby improving the distribution characteristics of the cell.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다. Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
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