KR100678250B1

KR100678250B1 - Asynchronous Transfer Mode Cell Buffering Method

Info

Publication number: KR100678250B1
Application number: KR1020000005374A
Authority: KR
Inventors: 박현옥
Original assignee: 삼성전자주식회사
Priority date: 2000-02-03
Filing date: 2000-02-03
Publication date: 2007-02-01
Anticipated expiration: 2020-02-03
Also published as: KR20010077527A

Abstract

본 발명은 입력 셀 버퍼링을 DPRAM(Dual Port RAM)을 이용하여 셀의 라이트 포인트를 임의로 지정한다. 온전하지 않은 셀이 입력될 경우 다음 셀의 라이트 포인트를 다시 처음으로 가져감으로써 불필요한 셀을 소거한다. 또한 동일하게 번들된 포트간의 셀 도착 지연 차이를 보상할 수 있도록 하는데 이는 번들된 포트들중 하나의 포트를 기준으로 하여 기준 포트로 입력되는 셀 도착시간으로부터 지정된 시간내에 도착된 셀들을 동일한 도착 시간을 갖는 셀로 간주한다.
The present invention arbitrarily designates a write point of a cell by using dual port RAM (DPRAM) for input cell buffering. When an incomplete cell is input, unnecessary cells are erased by bringing the write point of the next cell to the beginning again. In addition, it is possible to compensate for the difference in cell arrival delay between identically bundled ports. It is considered to have a cell.

ATM스위치, 입력 셀 버퍼링, 공유 버퍼형, DPRAMATM Switch, Input Cell Buffering, Shared Buffer Type, DPRAM

Description

Asynchronous Transfer Mode Cell Buffering Method {ATM CELL BUFFERING METHOD}

도 1은 FIFO(First In First Out)메모리를 입력셀 버퍼로 이용한 공유 버퍼형 32x32 ATM스위치 구성도,1 is a configuration diagram of a shared buffer type 32x32 ATM switch using FIFO (First In First Out) memory as an input cell buffer;

도 2는 본 발명의 실시 예에 따라 입력 셀 버퍼를 DPRAM으로 구현한 블록 구성도,2 is a block diagram of an input cell buffer implemented with DPRAM according to an embodiment of the present invention;

도 3은 본 발명의 실시 예에 따른 DPRAM 동작 원리를 설명하기 위한 메모리 맵도,3 is a memory map for explaining a DPRAM operating principle according to an embodiment of the present invention;

도 4는 본 발명의 실시 예에 따른 번들을 고려한 DPRAM 라이트 포인트 결정을 설명하기 위한 타이밍도.
4 is a timing diagram illustrating DPRAM write point determination considering a bundle according to an embodiment of the present invention.

본 발명은 비동기전송모드(Asynchronous Transfer Mode: 이하 "ATM"이라 칭함) 스위치에 관한 것으로, 특히 입력되는 ATM셀을 버퍼링하는 방법에 관한 것이다. The present invention relates to an asynchronous transfer mode (hereinafter referred to as "ATM") switch, and more particularly to a method for buffering an input ATM cell.

공유메모리 ATM스위치에서 입력되어지는 ATM셀(이하 "셀"로도 칭해짐)은 스위칭을 수행하기 전에 버퍼에 수 셀 정도가 저장되게 된다. 이는 완전한 형태의 입력 셀을 확보하기 위함이다. 즉, 입력 셀의 데이터 비트를 내부 처리 데이터 비트에 맞게 병렬변환, 셀 데이터 오류 검사, 셀 라우팅 등의 연속된 작업이 원활히 수행되게 하기 위함이다. ATM cells (hereinafter, also referred to as "cells") input from the shared memory ATM switch are stored in a few cells in the buffer before switching. This is to ensure a complete input cell. That is, in order to smoothly perform a continuous operation such as parallel conversion, cell data error checking, cell routing, etc. according to the internal processing data bits of the input cell.

도 1은 FIFO(First In First Out)메모리를 입력셀 버퍼로 이용한 공유 버퍼형 32x32 ATM스위치 구성도로서, 입력 셀 버퍼(2), 셀 다중화블록(4), 공유버퍼 풀 및 셀 라우팅 블록(6), 셀 역다중화블록(8)을 포함하고 있다. 상기 입력 셀 버퍼(2)는 2셀 FIFO를 사용하고 있다. 1 is a configuration diagram of a shared buffer type 32x32 ATM switch using FIFO (First In First Out) memory as an input cell buffer. The input cell buffer 2, the cell multiplexing block 4, the shared buffer pool, and the cell routing block 6 are shown in FIG. Cell demultiplexing block (8). The input cell buffer 2 uses a two cell FIFO.

통상적으로 입력 셀 버퍼를 도 1에 도시된 일 예와 같이, FIFO를 이용하여 구현하여 셀 버퍼링을 하게되면 하기와 같은 문제가 발생한다.Typically, as shown in FIG. 1, when the input cell buffer is implemented using a FIFO to perform cell buffering, the following problem occurs.

(1) FIFO는 그 특성상 오버라이트(overwrite)가 불가능하다는 것이다. (1) The FIFO is impossible to overwrite because of its characteristics.

53바이트가 정상적인 셀 길이라고 할 때 만약 40바이트인 에러 셀이 입력되고 이어 53바이트의 양호한 셀이 입력된다면 53바이트인 셀은 앞의 40바이트 셀의 첫 부분부터 오버라이트 되지 않고 40바이트 셀이 라이트된 다음부터 이어서 라이트된다. 이렇게 될 경우에 FIFO를 리드하면 각 셀의 처음과 끝이 뒤섞이는 문제가 발생한다. 이를 해결하기 위하여 한 셀 저장용 FIFO 두 개를 따로 사용할 수도 있으나 이는 여러 조각의 FIFO를 사용하여야 하는 문제가 있다. If 53 bytes is the normal cell length, if a 40-byte error cell is entered followed by 53 good cells, the 53-byte cell is not overwritten from the beginning of the previous 40-byte cell and 40-byte cells are written. And then are subsequently written. In this case, reading the FIFO causes a problem of mixing the beginning and end of each cell. In order to solve this problem, two FIFOs for storing a cell may be used separately, but there is a problem in that multiple pieces of FIFOs are used.

(2) 입력되는 셀들은 각각의 포트별로 서로 다른 지연 시간을 갖고 다른 시간에 도착할 수가 있다. 이때 스위치의 입력포트들이 번들(bundle) 운용될 경우 동 일 번들 포트간에는 수 클록이내의 시간 간격을 두고 입력되는 셀들이 같은 시간에 스위치 내부로 보내지도록 버퍼링 되어야 하나 라이트 포인트를 임의로 조작할 수 없는 FIFO의 특성상 불가능하다.
(2) Input cells can arrive at different times with different delay times for each port. In this case, when the input ports of the switch are bundled, the input cells should be buffered so that the input cells are sent to the switch at the same time within several clock intervals between the same bundle ports. Due to the nature of the impossible.

따라서 본 발명의 목적은 상기한 문제점들을 해소하도록 DPRAM(Dual Port RAM)을 이용하여 ATM셀을 버퍼링 하는 방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a method for buffering an ATM cell using DPRAM (Dual Port RAM) to solve the above problems.

본 발명은 입력 셀 버퍼링을 DPRAM(Dual Port RAM)을 이용하여 구현하는데, 이렇게 DPRAM을 이용할 경우 셀의 라이트 포인트를 임의로 지정할 수가 있다는 장점이 있다. 보다 구체적으로 설명하면, 온전하지 않은 셀이 입력될 경우 다음 셀의 라이트 포인트를 다시 처음으로 가져감으로써 불필요한 셀을 소거하는 효과를 가질 수 있다. 또한 동일하게 번들된 포트간의 셀 도착 지연 차이를 보상할 수 있도록 하는데 이는 번들된 포트들중 하나의 포트를 기준으로 하여 기준 포트로 입력되는 셀 도착시간으로부터 지정된 시간내에 도착된 셀들을 동일한 도착 시간을 갖는 셀로 간주하게 하는 것이다.
According to the present invention, input cell buffering is implemented using DPRAM (Dual Port RAM). When using DPRAM, a write point of a cell can be arbitrarily designated. In more detail, when an incomplete cell is input, an unnecessary cell may be erased by bringing the write point of the next cell to the beginning again. In addition, it is possible to compensate for the difference in cell arrival delay between identically bundled ports. It is to be considered as having a cell.

이하 본 발명의 바람직한 실시 예가 첨부한 도면들이 참조되어 상세히 설명될 것이다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same elements in the figures are represented by the same numerals wherever possible. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

도 2는 본 발명의 실시 예에 따라 도 1의 입력 셀 버퍼(12)를 DPRAM으로 구현한 블록 구성도로서, 셀 라이트 제어부(10), 번들 레지스터(12), DPRAM(14) 및 셀 리드 제어부(16)를 포함하고 있다. 따라서 본 발명의 실시 예에 따른 예컨대, 공유 버퍼형 32x32 ATM스위치의 구성은 도 1의 FIFO를 이용한 입력 셀 버퍼(12)를 제외하고 도 1의 구성과 동일하다. 도 2에 도시된 셀 라이트 제어부(10), 번들 레지스터(12), DPRAM(14) 및 셀 리드 제어부(16)는 도 1에 도시된 포트들 각각에 대응하여 구비되었음을 이해하여야 한다. FIG. 2 is a block diagram illustrating a DPRAM of the input cell buffer 12 of FIG. 1 according to an exemplary embodiment of the present invention. The cell write control unit 10, the bundle register 12, the DPRAM 14, and the cell read control unit are illustrated in FIG. 1. It includes (16). Thus, for example, the configuration of the shared buffer type 32x32 ATM switch according to the embodiment of the present invention is the same as that of FIG. 1 except for the input cell buffer 12 using the FIFO of FIG. 1. It should be understood that the cell write control unit 10, the bundle register 12, the DPRAM 14, and the cell read control unit 16 shown in FIG. 2 are provided corresponding to each of the ports shown in FIG. 1.

도 2에서, DPRAM(14)는 일 예로 4x256 DPRAM이고, 어드레스가 0x99∼0xFF의 두 영역(상위영역, 하위영역)으로 구분되며 각 영역에는 64바이트의 셀(라우팅 헤더 포함)이 각각 저장된다. In FIG. 2, the DPRAM 14 is, for example, 4x256 DPRAM, and is divided into two regions (upper region and lower region) whose addresses are 0x99 to 0xFF, and each region stores 64 bytes of cells (including a routing header).

입력 셀 버퍼(12)의 각 포트로는 SOC(Start Of Cell)신호와 셀 CIn(n은 각 포트번호)이 포트별 입력 클록인 wclock n(n은 각 포트번호)신호에 동기 되어 입력된다. Each port of the input cell buffer 12 is inputted in synchronization with an SOC (Start Of Cell) signal and a cell CIn (n is each port number) in synchronization with a wclock n (n is port number) signal.

본 발명의 실시 예에서는 도 2에 도시된 바와 같이, DPRAM(14)를 제어하기 위하여 셀 라이트 제어부(10)와 셀 리드 제어부(16)를 구비하고 있고, 각 포트간의 번들 정보를 갖고 있는 번들 레지스터(12)를 구비하고 있다. In the exemplary embodiment of the present invention, as shown in FIG. 2, the cell register controller 10 and the cell read controller 16 are provided to control the DPRAM 14, and the bundle register includes bundle information between the ports. (12) is provided.

도 2의 블록 구성 및 신호 구성에서 입출력되는 신호 관계를 먼저 참조하면, CIn(n은 포트번호)은 해당 포트의 입력 셀로서 DPRAM(14)에 입력되고, COn은 해당 포트의 출력셀로서 DPRAM(14)로부터 출력된다. SOC(Start Of Cell)은 셀의 시작을 알리는 신호이고, 셀 라이트 제어부(10)에 인가되고, RD_SYNC는 셀 리드 동기신호로서 셀 리드 제어부(16)에서 셀 라이트 제어부(10)로 제공된다. wclock n은 해당 포트의 라이트 클록이고 rclock은 리드클록으로서 DPRAM(14)에 인가된다. waddr은 라이트 어드레스이고 wcsb는 라이트 칩선택 신호이며 wrb는 라이트신호로서 셀 라이트 제어부(10)에서 DPRAM(14)으로 제공된다. raddr은 리드 어드레스이고 rcsb는 리드 칩선택 신호이며 rdb는 리드신호로서 셀 리드 제어부(16)에서 DPRAM(14)으로 제공된다. Referring first to the signal relationship input and output in the block configuration and the signal configuration of FIG. 2, CIn (n is a port number) is input to the DPRAM 14 as an input cell of the corresponding port, and COn is an output cell of the corresponding port. 14). A start of cell (SOC) is a signal indicating the start of a cell, and is applied to the cell write control unit 10, and RD_SYNC is provided from the cell read control unit 16 to the cell write control unit 10 as a cell read synchronization signal. wclock n is the write clock of the corresponding port and rclock is applied to the DPRAM 14 as a read clock. waddr is a write address, wcsb is a write chip select signal, and wrb is provided from the cell write control unit 10 to the DPRAM 14 as a write signal. raddr is a read address, rcsb is a read chip select signal, and rdb is provided as a read signal from the cell read control unit 16 to the DPRAM 14.

도 2의 블록 구성에서 셀 라이트 제어부(10)는 하기와 같은 동작을 수행한다. (a) DPRAM(14)의 리드 어드레스 raddr을 기준으로 하여 DPRAM(14)의 두 영역(상위영역, 하위영역)중 현재 리드 포인트에서 멀리 떨어져 있는 영역에 셀이 라이트 되어질 수 있도록 하는 기능을 수행한다. 이를 위해 셀 라이트 제어부(10)는 셀 리드 제어부(10)와 제어신호를 주고 받는다(도 2에는 제어신호 미도시됨). (b) 입력 셀의 길이가 정상적이지 않을 때 그 셀을 다시 오버라이트하도록 라이트 어드레스 waddr를 원 위치시킨다. 상기 입력 셀의 길이가 정상적인지의 판단은 인가되는 인접하는 SOC들간의 인터벌에 의해서 이루어진다. 만약 인접 SOC들간의 인터벌이 정상적일 때의 인터벌과 다르면 입력 셀의 길이가 정상이 아닌 것으로 판단한다. (c) 번들 레지스터(12)의 정보에 따라서 동일 그룹의 포트들에 대해서는 라이트되는 영역이 서로 동일하도록 각각의 라이트 어드레스 waddr을 일치시킨다. 이때 동일 그룹의 포트들중 하나를 대표 포트로 정하여 그 포트로 입력되는 셀의 도착시간을 기준으로 일정 시간 간격내에 도착한 셀들은 동일시간에 도착한 것과 같이 처리한다. 셀 라이트 제어부(10)는 상기 대표포트를 초기에는 복수개의 포트들중 첫 번째 포트로 정한다. (d) 위 (c)에 관련하여 대표 포트의 셀 입력이 불안한 경우, 즉 SOC신호 입력이 예상되는 것보다 자주 발생하거나 혹은 그 반대로 발생하는 경우이면 번들된 다른 포트를 대표 포트로 변경시킨다. 즉 라운드 로빈 방식에 입각해 SOC에러가 적은 포트를 대표포트로 정한다.In the block configuration of FIG. 2, the cell light controller 10 performs the following operations. (a) Performs a function of allowing a cell to be written in a region far from the current lead point among two regions (upper region and lower region) of the DPRAM 14 based on the read address raddr of the DPRAM 14. . To this end, the cell light control unit 10 exchanges control signals with the cell lead control unit 10 (not shown in FIG. 2). (b) When the length of the input cell is not normal, the write address waddr is repositioned to overwrite the cell again. The determination of whether the length of the input cell is normal is made by the interval between adjacent SOCs to be applied. If the interval between adjacent SOCs is different from the normal interval, it is determined that the length of the input cell is not normal. (c) According to the information in the bundle register 12, for each port of the same group, the write addresses waddr coincide so that the write areas are the same. At this time, one of the ports of the same group is designated as the representative port, and cells that arrive within a predetermined time interval based on the arrival time of the cell inputted to the port are treated as if they arrived at the same time. The cell light control unit 10 initially determines the representative port as the first port of the plurality of ports. (d) Regarding the above (c), if the cell input of the representative port is unstable, that is, the SOC signal input occurs more frequently than expected or vice versa, the other bundled port is changed to the representative port. In other words, the port with few SOC errors is selected as the representative port based on the round robin method.

도 2의 셀 리드 제어부(16)에는 셀 라이트 제어부(10)처럼 상황에 따라서 리드어드레스 raddr을 바꾸는 기능은 없다. 즉 셀 리드 제어부(16)는 어드레스 0x00부터 0xFF까지 순차적으로 DPRAM(14)을 리드한다. The cell lead control unit 16 of FIG. 2 does not have a function of changing the lead address raddr according to a situation like the cell light control unit 10. That is, the cell read control unit 16 sequentially reads the DPRAM 14 from addresses 0x00 to 0xFF.

도 2의 번들 레지스터(12)는 어떤 포트들이 동일한 그룹으로 번들 되어 있는지에 대한 정보를 기록하고 있다. 참고로, 번들(bundle)이라 함은 몇 개의 포트들을 마치 하나의 포트인 것처럼 묶는 것으로 동일한 번들에 속한 포트들 사이의 셀 처리 순서는 정확히 지켜져야 한다. The bundle register 12 of FIG. 2 records information on which ports are bundled into the same group. For reference, a bundle is a bundle of several ports as if they are one port. The order of cell processing between the ports belonging to the same bundle must be followed exactly.

도 3은 본 발명의 실시 예에 따른 DPRAM 동작 원리를 설명하기 위한 DPRAM(14)의 메모리 맵도이다. 3 is a memory map diagram of the DPRAM 14 for explaining the operation principle of the DPRAM according to an embodiment of the present invention.

도 2의 DPRAM(14)의 리드 동작 및 라이트 동작 원리를 도 3을 참조하여 설명한다.A read operation and a write operation principle of the DPRAM 14 in FIG. 2 will be described with reference to FIG. 3.

먼저 DPRAM(14)의 리드 동작을 설명하면 하기와 같다. DPRAM(14)의 리드 동작은 128개의 리드클록 rclock마다 발생한다. 일단 셀 리드 제어부(16)에 의해서 리드가 시작되면 DPRAM(14)의 Ox00부터 0xFF(상위영역 및 하위영역)까지 데이터를 리드한다. 어드레스 Ox00 내지 0x7F에 대응되는 상위영역 및 어드레스 Ox80 내지 0xFF에 대응되는 하위영역 각각에는 셀이 하나씩 라이트되어 있다. First, the read operation of the DPRAM 14 will be described. The read operation of the DPRAM 14 occurs every 128 read clock rclock. Once reading is started by the cell read control unit 16, data is read from Ox00 to 0xFF (upper region and lower region) of the DPRAM 14. One cell is written in each of the upper region corresponding to the addresses Ox00 to 0x7F and the lower region corresponding to the addresses Ox80 to 0xFF.

다음으로 DPRAM(14)의 라이트 동작을 설명하면 하기와 같다. 셀 라이트 제어부(10)의 라이트 포인트의 결정은 기본적으로 리드 포인트로부터 먼 쪽 영역을 택한다는 기준에 따른다. 즉, 도 3에 도시된 바와 같이 현재 리드 어드레스 raddr이 0x40 ∼OxBF 사이에 있다면 입력된 셀은 0x00부터 라이트 되어야 안전할 것이다. 만약 그렇지 않고 0x08부터 라이트한다면 리드 포인트와 라이트 포인트간에 충돌이 발생할 수도 있으며 하나의 온전한 셀이 라이트 되기 전에 리드되어 그 셀의 일부 데이터가 리드되어 나가는 경우가 발생할 수 있다. Next, the write operation of the DPRAM 14 will be described. The determination of the write point of the cell light control unit 10 basically follows the criterion of selecting a region far from the lead point. That is, as shown in FIG. 3, if the current read address raddr is between 0x40 and OxBF, the input cell will be safe to write from 0x00. If not, writing from 0x08 may cause a collision between the read point and the write point, and may lead to a read before one intact cell is written and some data of the cell may be read out.

하기에서는 본 발명의 실시 예에 따라 번들을 고려한 DPRAM 리드 및 라이트 동작을 설명하면 하기와 같다. 번들을 고려했을 경우의 셀 라이트 제어부(10)에서의 라이트 포인트 결정은 도 4의 일 예와 같다. 도 4에서는, 포트0과 포트1, 및 포트 2가 번들 되었고 이중 포트0이 대표 포트인 경우의 동작을 나타낸 것이다. Hereinafter, a DPRAM read and write operation considering a bundle according to an embodiment of the present invention will be described. When the bundle is considered, the write point determination in the cell light control unit 10 is the same as the example of FIG. 4. In FIG. 4, the operation in the case where the port 0, the port 1, and the port 2 are bundled and the dual port 0 is the representative port is shown.

먼저 셀 리드 제어부(16)에서의 리드 동작은 도 4에 도시된 바와 같은 리드 동기신호 RD SYNC에 따라서 규칙적으로 발생하며 리드 어드레스 raddr의 MSB(Most Significant Bit)값인 R(7)에 따라서 라이트 어드레스 waddr의 MSB값 역시 예측이 된다. 즉, 예측 라이트 어드레스 MSB(expected write address MSB)값인 EP_W(7)은 현재의 리드 어드레스 raddr에 의해서 예측된 DRAM(14)의 라이트 포인트로서, 상기 EP_W(7)의 값이 '0'이면 0x00으로 시작되는 DPRAM(14)의 상위영역이 예측 라이트 포인트가 되며, EP_W(7)의 값이 '1'이면 0x80으로 시작되는 하위영역이 예측 라이트 포인트가 된다. 그러나 상기 EP_W(7)의 값은 예측된 값일 뿐 실제의 라이트 어 드레스 waddr의 MSB는 대표 포트에 의해서 결정된다. 도 4를 참조하면, W7은 대표포트에 의해서 결정된 즉, 포트0 SOC의 하강에지에 동기 되어진 실제 라이트 어드레스의 MSB값이다. 그러나 현재 대표 포트가 결정한 W7도 시간적으로 볼 때 현재 입력 셀의 다음 입력 셀이 라이트되어야할 어드레스에 관계되어야 하므로, W7을 반전한 W7'값이 라이트 어드레스의 MSB가 되어야 할 것이다. 또한 리드 동기신호 RD_SYNC의 타이밍을 고려하여야 하므로, 최종적으로 라이트 어드레스의 MSB로 사용되는 실제신호 R_W(7)은 W7신호를 반전한 W7'신호를 일정시간 쉬프트(shift)한 값인 SF_W7'신호가 된다. First, the read operation in the cell read control unit 16 occurs regularly in accordance with the read synchronization signal RD SYNC as shown in FIG. The MSB value of is also predicted. That is, EP_W7, which is a predicted write address MSB (expected write address MSB) value, is a write point of DRAM 14 predicted by the current read address raddr, and is 0x00 when the value of EP_W7 is '0'. The upper region of the starting DPRAM 14 becomes the predictive write point, and when the value of the EP_W 7 is '1', the lower region starting with 0x80 becomes the predictive write point. However, the value of the EP_W 7 is only a predicted value and the MSB of the actual write address waddr is determined by the representative port. 4, W7 is the MSB value of the actual write address determined by the representative port, i.e., synchronized with the falling edge of the port 0 SOC. However, since W7 determined by the current representative port also needs to be related to the address where the next input cell of the current input cell should be written in time, the value W7 'inverting W7 should be the MSB of the write address. In addition, since the timing of the read synchronization signal RD_SYNC must be taken into consideration, the actual signal R_W (7) finally used as the MSB of the write address becomes the SF_W7 'signal, which is a value obtained by shifting the W7' signal by inverting the W7 signal for a predetermined time. .

따라서 라이트 셀 제어부(10)는 입력되는 셀 CIn을 포트0 SOC의 하강에지에서 R_W(7)신호를 래치하여 자신의 DPRAM 라이트 어드레스 waddr의 MSB로 사용하는 것이다. 이렇게 함으로써 동일 번들(bundle)에 속한 포트들 각각에 입력된 셀들 각각은 서로 간의 도착시간이 다소 차이가 생기더라도 대응 DPRAM(14)의 동일 영역(동일 상위영역이거나 아니면 동일 하위영역)에 라이트될 수 있다. Accordingly, the write cell control unit 10 uses the input cell CIn as the MSB of its DPRAM write address waddr by latching the R_W (7) signal at the falling edge of the port 0 SOC. By doing so, each of the cells input to each of the ports belonging to the same bundle can be written to the same region (same upper region or the same lower region) of the corresponding DPRAM 14 even if the arrival time between them is slightly different. have.

상술한 본 발명의 설명에서는 DPRAM과 같은 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 즉 DPRAM과 같은 특성의 메모리들에도 적용할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.

In the above description of the present invention, a specific embodiment such as DPRAM has been described, but various modifications can be made without departing from the scope of the present invention. In other words, it can be applied to memories having characteristics such as DPRAM. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the equivalent of claims and claims.

상술한 바와 같이 본 발명은 ATM셀을 버퍼링함에 있어서 DPRAM을 이용하여 셀의 라이트 포인트를 자유로이 지정하게 하였다. 이로 인하여 번들과 같이 복수개의 포트들이 동일한 라이트 포인트를 가져야 하는 특수한 경우의 셀 처리 또는 입력 셀의 데이터 길이에 오류가 있어 이를 제거하여야 하는 경우 등을 효율적으로 처리 할 수 있다. As described above, the present invention freely designates a write point of a cell using a DPRAM in buffering an ATM cell. As a result, it is possible to efficiently handle cell processing in a special case in which a plurality of ports have the same write point as in a bundle, or a case in which an error occurs in the data length of an input cell.

Claims

In the asynchronous transmission mode cell buffering method in an input cell buffer having a plurality of ports,

Assigning a dual port RAM to each of the plurality of ports in correspondence, dividing an area of each dual port RAM into two regions, and allocating each region to store one asynchronous transmission mode cell;

When one asynchronous transmission mode cell stored in one of the two areas of the dual port RAM is read, a process of writing one asynchronous transmission mode cell inputted to its own port to the other area of the dual port RAM Asynchronous transmission mode cell buffering method characterized in that.

The method of claim 1,

Determining whether the length of the asynchronous transmission mode cell written to one of the two areas of the dual port RAM is normal;

And if the length of the asynchronous transmission mode cell is abnormal, further comprising overwriting the asynchronous transmission mode cell following the asynchronous transmission mode cell to one of the two areas.

Assigning dual port RAMs to each of the plurality of ports correspondingly, dividing an area of each dual port RAM into two regions and allocating each region to store one asynchronous transmission mode cell;

When at least two or more ports of the plurality of ports are set to the same group and representative ports of the ports of the same group are set, the same group is referred to with reference to an area which is reading the asynchronous transmission mode cell of two areas of the dual port RAM. Each of the input ports corresponding to the same group-configured ports by predicting the same region in which each of the ports of the cell are to write the asynchronous transmission mode cell and matching the cell write timing of the predicted region to the cell arrival time of the representative port. A method for buffering an asynchronous transmission mode cell, comprising: writing a corresponding area to a corresponding cell to write.

The method of claim 3,

And setting a port in which asynchronous transmission mode cell of a normal length is continuously input as a new representative port after setting the representative port.