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KR100675297B1 - 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 배치 방법 - Google Patents

캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 배치 방법 Download PDF

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KR100675297B1
KR100675297B1 KR1020050125593A KR20050125593A KR100675297B1 KR 100675297 B1 KR100675297 B1 KR 100675297B1 KR 1020050125593 A KR1020050125593 A KR 1020050125593A KR 20050125593 A KR20050125593 A KR 20050125593A KR 100675297 B1 KR100675297 B1 KR 100675297B1
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KR
South Korea
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Inventor
김진영
송기환
Original Assignee
삼성전자주식회사
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Abstract

본 발명의 반도체 메모리 장치 및 이 장치의 배치방법을 공개한다. 이 장치는 반도체 기판, 반도체 기판상에 일방향으로 신장되며 타방향으로 서로 분리되어 배치되는 소스(비트) 라인들, 소스(비트) 라인들 각각의 상부에 메모리 셀들이 배치되는 위치에 소정 간격을 가지고 서로 분리되어 배치되는 플로팅 바디들, 플로팅 바디들 각각에 인접하게 배치되며, 플로팅 바디들 각각과 절연되는 게이트들, 소스(비트) 라인들의 상부에 소스(비트) 라인들과 직교하는 방향으로 배치되며, 소스(비트) 라인들과 직교하는 방향에 배치된 게이트들과 도전되는 서로 분리되어 배치되는 워드 라인들, 플로팅 바디들 각각의 상부에 배치된 드레인들, 드레인들의 상부에 소스(비트) 라인들과 중첩되게 배치되며, 소스(비트) 라인들과 동일한 방향으로 배치된 드레인들과 도전되는 서로 분리되어 배치되는 비트(소스) 라인들로 이루어져 있다. 따라서, 소스 라인들을 비트 라인들과 마찬가지로 분리하여 배치함으로써 소스 라인들로 인가되는 전압을 제어하여 라이트 및 리드 동작을 수행하는 것이 가능하다.

Description

캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 배치 방법{Semiconductor memory device comprising capacitorless dynamic memory cells and layout method of the same}
도1은 종래의 일예에 따른 DRAM 셀 어레이의 배치를 나타내는 것이다.
도2는 도1의 A-A' 라인을 따라 자른 단면도를 나타내는 것이다.
도3은 도1의 B-B' 라인을 따라 자른 단면도를 나타내는 것이다.
도4는 도1에 나타낸 배치의 등가 회로를 나타내는 것이다.
도5는 본 발명의 실시예에 따른 DRAM 셀 어레이의 배치를 나타내는 것이다.
도6은 도5의 A-A' 라인을 따라 자른 단면도를 나타내는 것이다.
도7은 도5의 B-B' 라인을 따라 자른 단면도를 나타내는 것이다.
도8은 본 발명의 DRAM 셀 어레이의 실시예의 구조를 나타내는 것이다.
도9는 도5에 나타낸 DRAM 셀 어레이의 배치의 등가 회로를 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플로팅 바디를 가지는 하나의 트랜지스터로 구성된 캐패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치 및 이 장치의 배치 방법에 관한 것이다.
일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 캐패시터에 전하를 충전하면 데이터 “1”을 저장하는 것이 되고, 캐패시터에 충전된 전하가 없으면 데이터 “0”을 저장하는 것이 된다. 그러나, 캐패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬를 해주어야 한다.
그러나, 일반적인 동적 메모리 셀은 캐패시터가 반드시 필요하기 때문에 이 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다.
그래서, 최근에 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하며, 저장된 다수 캐리어는 일정 시간이 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 캐패시터를 가지지는 않지만 캐패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용된다.
이와같이 플로팅 바디를 가지는 트랜지스터는 하나의 트랜지스터가 하나의 메모리 셀을 구성하기 때문에, 동일한 용량의 반도체 메모리 장치를 두가지 종류의 메모리 셀을 이용하여 제조한다고 가정하면, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 레이아웃 면적이 휠씬 줄어들게 된다.
그런데, 종래의 플로팅 바디를 가지는 하나의 트랜지스터로 구성된 동적 메모리 셀을 구비하는 반도체 메모리 장치는 메모리 셀 어레이내의 모든 메모리 셀들의 소스로 일정 전압, 예를 들면, 접지전압이 공통으로 인가된다. 그래서, 반도체 메모리 장치의 기판의 전체를 덮도록 소스를 배치하였다.
종래의 반도체 메모리 장치는 메모리 셀 어레이의 메모리 셀들의 소스로 일정 전압이 공통으로 인가되고, 비트 라인 및/또는 워드 라인으로 인가되는 전압을 변경하여 라이트 및 리드 동작을 수행하였다.
본 발명의 목적은 메모리 셀들의 소스 라인들로 인가되는 전압을 제어하여 라이트 및 리드 동작을 수행하는 것이 가능한 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판상에 일방향으로 신장되며 타방향으로 서로 분리되어 배치되는 제1라인들, 상기 제1라인들 각각의 상부에 메모리 셀들이 배치되는 위치에 소정 간격을 가지고 서로 분리되어 배치되는 플로팅 바디들, 상기 플로팅 바디들 각각에 인접하게 배치되며, 상기 플로팅 바디들 각각과 절연되는 게이트들, 상기 제1라인들의 상부에 상기 제1라인들과 직교하는 방향으로 배치되며, 상기 제1라인들과 직교하는 방향에 배치된 상기 게이트들과 도전되는 서로 분리되어 배치되는 워드 라인 들, 상기 플로팅 바디들 각각의 상부에 배치된 드레인들, 상기 드레인들의 상부에 상기 제1라인들과 중첩되게 배치되며, 상기 제1라인들과 동일한 방향으로 배치된 드레인들과 도전되는 서로 분리되어 배치되는 제2라인들을 구비하는 것을 특징으로 한다.
상기 제1라인들은 소스 라인들이고, 상기 제2라인들은 비트 라인들인 것을 특징으로 하거나, 상기 제1라인들은 비트 라인들이고, 상기 제2라인들은 소스 라인들인 것을 특징으로 한다.
그리고, 상기 소스 라인들로 서로 다른 전압이 인가될 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치방법은 반도체 기판상에 일방향으로 신장되며 타방향으로 분리되는 제1라인들을 배치하고, 상기 제1라인들 각각의 상부에 메모리 셀들이 배치되는 위치에 소정 간격을 가지고 서로 분리되는 플로팅 바디들을 배치하고, 상기 플로팅 바디들 각각에 인접하게 상기 플로팅 바디들 각각과 절연되게 게이트들을 배치하고, 상기 제1라인들의 상부에 상기 제1라인들과 직교하는 방향으로, 상기 제1라인들과 직교하는 방향에 배치된 상기 게이트들과 도전되고 서로 분리되는 워드 라인들을 배치하고, 상기 플로팅 바디들 각각의 상부에 드레인들을 배치하고, 상기 드레인들의 상부에 상기 제1라인들과 중첩되게, 상기 제1라인들과 동일한 방향으로 배치된 상기 드레인들과 도전되고 서로 분리되는 제2라인들을 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 배치 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 일예에 따른 DRAM 셀 어레이의 배치를 나타내고, 도2 및 도3은 도1의 A-A' 및 B-B' 라인 각각을 따라 자른 단면도를 나타낸다.
도1 내지 도3을 이용하여 종래의 DRAM 셀 어레이의 배치를 설명하면 다음과 같다.
원주형 층들이 각 메모리 셀들(MC)의 위치에 형성되고, 각 메모리 셀(MC)은 원주형 실리콘 층(2)을 사용함에 의해서 형성된 수직 MOS트랜지스터로 구성된다. 각 메모리 셀(MC)의 트랜지스터는 게이트 절연막(3)을 통하여 원주형 실리콘 층(2)를 둘러싸기 위하여 형성되고, n+형 소스 확산 층(6)은 원주형 실리콘 층(3)의 아래에 형성된다. 원주형 실리콘 층(2)의 아래에 형성된 소스 확산 층(6)은 원주형 실리콘 층(2)의 p형 영역을 기판(1)의 p형 영역으로부터 전기적으로 절연하기 위하여 원주형 실리콘 층(2)의 아래의 전체를 통하여 놓여진다. 이에 따라, 각 메모리 셀(MC)내에서, 원주형 실리콘 층(2)은 플로팅이 유지되고, 벌크 전위내에 제어될 수 있다. 추가적으로, 소스 확산 층(6)은 기판(1)의 전 표면을 덮기 위하여 형성되고, 모든 메모리 셀들(MC)을 고정된 전위 라인(SS)에 공통으로 묶는다. 트랜지스터를 형성한 표면은 층간 절연막(7)에 의해서 덮혀지고, 비트 라인들(8)이 층간 절연막(7)위에 형성된다. 비트 라인들(8)은 워드 라인들(9)과 직교하는 방향으로 연장되고 각 메모리 셀들(MC)의 드레인 확산 층들(5)에 연결된다.
상술한 종래의 반도체 메모리 장치의 배치 방법은 소스 확산 층(6)이 기판(1)의 전 표면을 덮고 형성되고, 소스 확산 층(6)에 고정된 전위 라인(SS)이 공통으로 연결된다.
도4는 도1에 나타낸 배치의 등가 회로를 나타내는 것으로, 워드 라인들(WLi, WLi+1) 각각과 비트 라인들(BLi, BLi+1) 각각의 사이에 연결된 플로팅 바디를 가지는 4개의 메모리 셀(MC)들로 구성되어 있다. 메모리 셀(MC) 각각의 드레인이 해당 비트 라인(BLi, BLi+1)에 연결되고, 게이트가 해당 워드 라인(WLi, WLi+1)에 연결되고, 소스가 공통 소스 라인(SL)에 연결되어 있다. 그리고, 도시되지는 않지만, 메모리 셀(MC) 각각의 플로팅 바디가 각각의 드레인에 연결되어 있다.
도4에 나타낸 메모리 셀의 라이트 및 리드 동작을 설명하면 다음과 같다.
메모리 셀의 동작은 메모리 셀을 구성하는 NMOS트랜지스터의 플로팅 바디내에 다수 캐리어인 많은 수의 정공들의 축적을 이용한다. 라이트 동작시에 공통 소스 라인(SL)으로 접지전압이 인가되며, 워드 라인으로 소정 레벨의 포지티브 전압 및 비트 라인으로 소정 레벨의 포지티브 전압이 인가되면 임펙트 이온화(impact ionization)에 의해서 많은 수의 전자-홀 쌍들이 NMOS트랜지스터의 드레인 근처에서 생성되고, 이 쌍들중에 전자들은 드레인으로 흡수되고 정공들은 플로팅 바디에 저장되어 데이터 “1”이 라이트된다. 반면에, 워드 라인으로 소정 레벨의 포지티브 전압이 인가되고, 비트 라인으로 소정 레벨의 네거티브 전압이 인가되면 플로팅 바디와 드레인이 순방향으로 바이어스되고, 이에 따라 플로팅 바디에 저장된 대부분의 정공들이 드레인으로 방출되어 데이터 “0”이 라이트된다. 데이터 “1”이 저장되면 NMOS트랜지스터의 문턱전압이 감소되고, 데이터 “0”이 저장되면 NMOS트랜지스터의 문턱전압이 증가된다. 즉, 데이터 “1”이 저장된 NMOS트랜지스터의 문턱전압이 데이터 “0”저장된 NMOS트랜지스터의 문턱전압보다 낮다. 따라서, 리드 동작시에 이 문턱전압 차를 이용하여 데이터를 리드하게 된다.
그리고, 라이트 동작 후에, 데이터 “1”이 저장된 NMOS트랜지스터의 문턱전압의 상태를 유지하기 위하여 워드 라인으로 네거티브 전압을 인가하는 것이 필요하다. 데이터 유지 상태에서, NMOS트랜지스터에 저장된 데이터 “1”이 데이터 “0”으로 변경되지 않도록 하는 범위내에서 리드 동작이 행해질 수 있다.
리드 동작은 공통 소스 라인(SL)으로 접지전압이 인가되고, 워드 라인으로 데이터 “1”이 저장된 NMOS트랜지스터의 문턱전압과 데이터 “0”이 저장된 NMOS트랜지스터의 문턱전압사이의 전압이 인가되면, 데이터 “0”이 저장된 NMOS트랜지스터를 통하여는 전류가 흐르지 않고, 데이터 “1”이 저장된 NMOS트랜지스터를 통하여 전류가 흐르게 된다. 따라서, 데이터 “0”이 저장된 NMOS트랜지스터가 연결된 비트 라인은 전류 변화가 없고, 데이터 “1”이 저장된 NMOS트랜지스터가 연결된 비트 라인은 전류 변화가 발생하므로, 비트 라인의 전류 변화를 감지하여 데이터 “0”과 데이터 “1”을 리드하게 된다.
리드 동작은 이 방법이외에도 다양한 방법이 있을 수 있다. 그러나, 다른 리드 방법들 또한, 반도체 메모리 장치가 도1에 나타낸 바와 같이 기판을 전체적으로 덮는 공통 소스 층으로 배치되어 있기 때문에 모든 NMOS트랜지스터들의 소스로 인가되는 전압은 고정될 수 밖에 없었다.
도1의 트랜지스터 구조, 동작 및 제조방법은 미국 특허 공개 번호 제2002/0034855호에 상세하게 공개되어 있다.
상술한 바와 같이 종래의 반도체 메모리 장치는 라이트 및 리드 동작시에 공통 소스 라인(SL)으로 접지전압이 인가되는 상태에서, 워드 라인으로 인가되는 전압 및 비트 라인으로 인가되는 전압의 레벨을 포지티브 및 네거티브로 변경함에 의해서 라이트 및 리드 동작이 수행하였다.
따라서, 종래의 반도체 메모리 장치는 소스 라인으로 인가되는 전압을 제어함에 의해서 라이트 및 리드 동작을 수행할 수 없었다.
도5는 본 발명의 실시예에 따른 DRAM 셀 어레이의 배치를 나타내고, 도6 및 도7은 도5의 A-A' 및 B-B'라인 각각을 따라 자른 단면도를 나타내는 것이다.
도5에 나타낸 본 발명의 DRAM 셀 어레이의 배치는 도1의 소스 확산 층(6)을 소스 라인들(6-1, 6-2)로 대체하여 배치되는 것을 제외하면 동일하다.
도5에서, 소스 라인들(6-1, 6-2)은 p형 실리콘 기판(1) 위에 비트 라인(8)과 중첩되게 비트 라인(8)과 동일 방향으로 분리되어 배치된다. 즉, 하나의 비트 라인(8)과 중첩되게 하나의 소스 라인이 배치된다. 도6에서, 소스 라인들(6-1, 6-2)이 비트 라인(8)과 동일한 방향으로 중첩되어 연장되고, 도7에서, 소스 라인들(6-1', 6-2')이 비트 라인(8)과 중첩되며 비트 라인(8)과 마찬가지로 서로 분리되어 배치되며, 워드 라인(9)이 게이트(4)과 동일한 두께를 가지고 소스 라인들(6-1, 6-2)과 직교하는 방향으로 배치된 메모리 셀들의 게이트들(4)을 연결하기 위하여 배치되어 있다.
따라서, 도1에 나타낸 종래의 DRAM 셀 어레이의 소스 확산 층(6)이 p형 실리콘 기판(1)의 전체를 덮고 배치되는 것과 달리, 도5에 나타낸 본 발명의 DRAM 셀 어레이는 소스 라인들(6-1, 6-2)이 분리되어 배치되어 있다.
그리고, 도5의 배치와 동일한 배치를 가지면서, 소스 라인들(6-1', 6-2')을 비트 라인(8)으로 사용하고, 비트 라인(8)을 소스 라인들(6-1, 6-2)으로 사용하여도 상관없다.
도8은 본 발명의 DRAM 셀 어레이의 실시예의 구조를 나타내는 것으로, 도8에서, 메모리 셀을 구성하는 트랜지스터가 원통형태로 구성되어 있으나, 원통형태가 아닌 사각형태 또는 다른 어떠한 형태로 구성되더라도 상관없다.
도8에서, 기판(1)의 상부에 소스 라인(6-1)과 소스 라인(6-2)이 일방향으로 신장되며 타방향으로 분리되어 배치되고, 소스 라인들(6-1, 6-2) 각각의 상부에 메모리 셀들 각각의 플로팅 바디들(2)이 서로 분리되어 배치되어 있다. 그리고, 플로팅 바디들(2) 각각을 감싸면서 플로팅 바디들(2) 각각과 절연되게 게이트들(4)이 분리되어 배치되고, 소스 라인들(6-1, 6-2)과 직교하는 방향으로 배치된 게이트들(4)을 서로 연결하는 워드 라인들(9)이 배치되어 있다. 플로팅 바디들(3) 각각의 상부에 드레인들(5)이 배치되고, 소스 라인들(6-1, 6-2)과 중첩되게 소스 라인들(6-1, 6-2) 각각과 동일한 방향으로 소스 라인들(6-1, 6-2)과 마찬가지로 서로 분리되어 비트 라인들(8)이 배치되어 있다. 도8에서, 소스 라인들(6-1, 6-2)이 비트 라인들(8)로 대체되고, 비트 라인들(8)이 소스 라인들(6-1, 6-2)로 대체되어 구성될 수도 있다.
도9는 도5에 나타낸 DRAM 셀 어레이의 배치의 등가 회로를 나타내는 것으로, 워드 라인들(WLi, WLi+1) 각각, 비트 라인들(BLi, BLi+1) 각각, 및 소스 라인들(SLi, SLi+1) 각각의 사이에 연결된 플로팅 바디를 가지는 4개의 메모리 셀(MC)들로 구성되어 있다. 메모리 셀(MC) 각각의 드레인이 해당 비트 라인(BLi, BLi+1)에 연결되고, 게이트가 해당 워드 라인(WLi, WLi+1)에 연결되고, 소스가 해당 소스 라인(SLi, SLi+1)에 연결되어 있다. 그리고, 도시되지는 않지만, 메모리 셀(MC) 각각의 플로팅 바디가 각각의 드레인에 연결되어 있다.
도9에 나타낸 메모리 셀(MC)의 라이트 및 리드 동작을 설명하면 다음과 같다.
라이트 동작은 도4에 나타낸 메모리 셀의 라이트 동작과 동일하게 수행된다. 즉, 소스 라인으로 접지전압이 인가되고, 워드 라인으로 소정 레벨의 포지티브 전압(예를 들면, 0.6V)이 인가되고, 비트 라인으로 소정 레벨의 포지티브 전압(예를 들면, 1.5V)의 전압이 인가되면 데이터 “1”이 라이트되고, 반면에, 소스 라인으로 접지전압이 인가되고, 워드 라인으로 소정 레벨의 포지티브 전압(예를 들면, 0.6V)이 인가되고, 비트 라인으로 소정 레벨의 네거티브 전압(예를 들면, -1.5V)이 인가되면 데이터 “0”이 라이트된다. 데이터 “1”이 저장되면 NMOS트랜지스터의 문턱전압이 감소되고, 데이터 “0”이 저장되면 NMOS트랜지스터의 문턱전압이 증가된다.
리드 동작시에 워드 라인으로 소정 레벨의 포지티브 전압이 인가되고, 선택된 메모리 셀의 소스 라인으로 소정 레벨의 전압(예를 들면, 2V)이 인가되면, 비트 라인의 전압을 감지하여 데이터 “0”과 데이터 “1”을 리드한다. 즉, NMOS트랜지스터에 데이터 “1”또는 데이터 “0”이 저장되어 있으면, 소스 라인으로 인가되는 전압에서 NMOS트랜지스터의 문턱전압을 뺀 전압이 비트 라인에 발생된다. 이에 따라, 데이터 “1” 저장된 NMOS트랜지스터의 비트 라인의 전압이 데이터 “0”이 저장된 NMOS트랜지스터의 비트 라인의 전압보다 크게 된다. 그래서, 비트 라인의 전압을 감지함에 의해서 데이터 “0” 과 데이터 “1”을 리드하는 것이 가능하다.
상술한 설명에서와 같이 소스 라인들을 분리하여 배치함으로써 소스 라인으로 인가되는 전압을 제어하여 라이트 및 리드 동작을 수행하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 배치방법은 소스 라인들을 비트 라인들과 마찬가지로 분리하여 배치함으로써 소스 라인들로 인가되는 전압을 제어하여 라이트 및 리드 동작을 수행하는 것이 가능하다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판상에 일방향으로 신장되며 타방향으로 서로 분리되어 배치되는 소스 라인들;
    상기 소스 라인들 각각의 상부에 메모리 셀들이 배치되는 위치에 소정 간격을 가지고 서로 분리되어 배치되는 플로팅 바디들;
    상기 플로팅 바디들 각각에 인접하게 배치되며, 상기 플로팅 바디들 각각과 절연되는 게이트들;
    상기 소스 라인들의 상부에 상기 소스 라인들과 직교하는 방향으로 배치되며, 상기 소스 라인들과 직교하는 방향에 배치된 상기 게이트들과 도전되는 서로 분리되어 배치되는 워드 라인들;
    상기 플로팅 바디들 각각의 상부에 배치된 드레인들;
    상기 드레인들의 상부에 상기 소스 라인들과 중첩되게 배치되며, 상기 소스 라인들과 동일한 방향으로 배치된 드레인들과 도전되는 서로 분리되어 배치되는 비트 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 소스 라인들은
    리드 동작 및 라이트 동작시에 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 기판;
    상기 반도체 기판상에 일방향으로 신장되며 타방향으로 서로 분리되어 배치되는 비트 라인들;
    상기 비트 라인들 각각의 상부에 메모리 셀들이 배치되는 위치에 소정 간격을 가지고 서로 분리되어 배치되는 플로팅 바디들;
    상기 플로팅 바디들 각각에 인접하게 배치되며, 상기 플로팅 바디들 각각과 절연되는 게이트들;
    상기 비트 라인들의 상부에 상기 비트 라인들과 직교하는 방향으로 배치되며, 상기 비트 라인들과 직교하는 방향에 배치된 상기 게이트들과 도전되는 서로 분리되어 배치되는 워드 라인들;
    상기 플로팅 바디들 각각의 상부에 배치된 드레인들;
    상기 드레인들의 상부에 상기 비트 라인들과 중첩되게 배치되며, 상기 비트라인들과 동일한 방향으로 배치된 드레인들과 도전되는 서로 분리되어 배치되는 소스 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 소스 라인들은
    리드 동작 및 라이트 동작시에 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 기판상에 일방향으로 신장되며 타방향으로 분리되는 제1라인들을 배치하고,
    상기 제1라인들 각각의 상부에 메모리 셀들이 배치되는 위치에 소정 간격을 가지고 서로 분리되는 플로팅 바디들을 배치하고,
    상기 플로팅 바디들 각각에 인접하게 상기 플로팅 바디들 각각과 절연되게 게이트들을 배치하고,
    상기 제1라인들의 상부에 상기 제1라인들과 직교하는 방향으로, 상기 제1라인들과 직교하는 방향에 배치된 상기 게이트들과 도전되고 서로 분리되는 워드 라인들을 배치하고,
    상기 플로팅 바디들 각각의 상부에 드레인들을 배치하고,
    상기 드레인들의 상부에 상기 제1라인들과 중첩되게, 상기 제1라인들과 동일한 방향으로 배치된 상기 드레인들과 도전되고 서로 분리되는 제2라인들을 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
  6. 제5항에 있어서, 상기 제1라인들은 소스 라인들이고, 상기 제2라인들은 비트 라인들인 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
  7. 제5항에 있어서, 상기 제1라인들은 비트 라인들이고, 상기 제2라인들은 소스 라인들인 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
  8. 제5항에 있어서, 상기 소스 라인들은
    리드 동작 및 라이트 동작시에 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
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