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KR100674956B1 - Ｅｓｄ에 내성을 가지는 프리미티브 셀 - Google Patents

Ｅｓｄ에 내성을 가지는 프리미티브 셀 Download PDF

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

유입된 ESD 성분에 대하여 내성을 가지는 게이트 패턴(Gate Pattern)으로 구성된 프리미티브 셀을 개시한다. 상기 프리미티브 셀은, 하이 핑거(Low Finger) P형 모스트랜지스터 및 로우 핑거(Low Finger) N형 모스트랜지스터를 구비한다. 상기 하이 핑거 P형 모스트랜지스터는, 일단이 높은 전원전압에 연결되고, 게이트에 소정의 제어전압이 인가되며, 게이트의 핑거 개수가 많다. 상기 로우 핑거 N형 모스트랜지스터는, 일단이 낮은 전원전압에 연결되고, 게이트에 상기 제어전압이 인가되며, 다른 일단이 상기 P형 모스트랜지스터의 다른 일단에 연결되고, 게이트의 핑거 개수가 상기 P형 모스트랜지스터의 핑거 게이트의 개수에 비하여 상대적으로 적은 반면에 길이가 상대적으로 길다.

Description

ＥＳＤ에 내성을 가지는 프리미티브 셀{A primitive cell having robustness on Electro Static Discharge}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 하이 핑거 게이트 트랜지스터로 구현 된 프리미티브 셀의 레이아웃이다.
도 2는 본 발명의 일 실시 예에 따른 프리미티브 셀의 레이아웃이다.
도 3은 본 발명의 다른 일 실시 예에 따른 프리미티브 셀의 레이아웃이다.
본 발명은 ESD(Electro Static Discharge)에 관한 것으로서, 특히, 유입된 ESD 성분에 대하여 강한 내성을 가지는 게이트 패턴(Gate Pattern)으로 구성된 프리미티브 셀에 관한 것이다.
ESD 스트레스(Stress)가 칩(Chip)에 유입 될 경우, 거의 대부분의 ESD 성분은 ESD 보호회로(ESD Protection Circuit)에 의해 외부로 바이패스(bypass)되지만, 유입된 ESD가 100% 바이패스 되는 것은 아니다. 이러한 이유로, ESD 스트레스가 유입된 칩의 내부 논리회로에서 불량이 발생한다. 그러나 ESD 스트레스가 칩에 유입되었을 때 발생하는 불량의 원인, 예를 들면, 불량이 발생한 지점을 정확하게 발견하는 것이 어렵고, 불량이 발생한 지점을 발견하였다 하더라도 그 원인을 분석하는 것은 상당히 힘든 작업이다.
도 1은 하이 핑거 게이트 트랜지스터로 구현 된 프리미티브 셀의 레이아웃이다.
도 1을 참조하면, 상기 프리미티브 셀은, 우물(110, Well) 내부에 설치된 활성영역(130)과 상기 활성영역(130)의 상부에 형성된 게이트패턴(160)에 의하여 만들어진 P형 모스트랜지스터 및 기판영역(Substrate Area)에 형성된 활성영역(150)과 상기 활성영역(150)의 상부에 형성된 게이트 패턴(160)에 의하여 만들어진 N형 모스트랜지스터를 구비한다. 높은 전원전압은 활성영역(120)을 경유하여 우물(110) 에 전기적으로 안정된 바이어스 전압 값을 공급하고, 낮은 전원전압 또는 접지전압은 활성영역(140)을 경유하여 기판이 전기적으로 안정된 바이어스 전압 값을 공급한다.
도면에 표시되지는 않았지만, 게이트 패턴을 기준으로 구별된 활성영역의 한 부분은, P형 모스트랜지스터의 경우에는 높은 전원전압이 공급되고 N형 모스트랜지스터의 경우에는 낮은 전원전압이 공급된다. P형 모스트랜지스터 및 N형 모스트랜지스터의 나머지 한 부분은 서로 결합되어 인버터의 출력단자가 된다. 이러한 전기적 연결은 이 후에 진행된 메탈 공정을 통하여 이루어진다.
게이트가 손가락 모양으로 펼쳐져 있어서 명명된 핑거 게이트 트랜지스터는, 주어진 일정한 활성영역을 최대한 활용하기 위하여 고안된 것으로, 트랜지스터 게이트의 폭(Width) 및 길이(Length)의 비(W/L)를 크게 하는데 도움이 된다.
게이트는 하나의 패턴으로 구성되어 공통으로 사용되고 있으며, 활성영역은 서로 구별되어 있다. P형 모스트랜지스터의 핑거 게이트가 N형 모스트랜지스터의 핑거 게이트에 비하여 많은 것은 논리회로를 설계할 때 전자(Electron)와 정공(Hole)의 이동도(Mobility)의 차를 고려한 것이다.
도 1을 참조하면, P형 모스트랜지스터 및 N형 모스트랜지스터는 모두 상당히 많은 개수의 핑거 게이트를 구비한다. 상술한 바와 같이 P형 모스트랜지스터 및 N형 모스트랜지스터의 공통 마디에 축적된 ESD 성분은 P형 모스트랜지스터의 게이트 및 N형 모스트랜지스터의 게이트 모두에 영향을 줄 수 있다.
게이트에 낮은 전원전압이 인가되었다고 가정하면, P형 모스트랜지스터는 턴 온 되어 있으나, N형 모스트랜지스터는 턴 오프 되어 있다. 그러나 하이 핑거 게이트가 폭이 좁은 특성상, 공정을 진행하는 동안에 상기 하이 핑거 게이트의 폭이 레이아웃과 동일한 형태로 구현되지는 않는다. 또한 하이 핑거 게이트의 길이가 짧고 서로 독립적으로 배치되어 있기 때문에, 각각의 핑거 게이트는 유입되는 물리적 또는 전기적 충격에 대하여 서로 보완을 할 수 없다.
따라서 하이 핑거 N형 모스트랜지스터의 드레인에 축적된 ESD 성분은 턴 오프 되어 있는 N형 모스트랜지스터의 핑거 게이트 중에서 ESD에 대한 내성이 가장 취약한 핑거 게이트에 데미지를 준다. 다시 말하면, P형 모스트랜지스터의 멀티 핑거 게이트의 ESD에 대한 내성(Robustness)과 N형 모스트랜지스터의 멀티 핑거 게이트의 ESD에 대한 내성의 상대적 크기 차이가 커서 ESD의 데미지의 영향을 받은 N형 모스트랜지스터의 핑거 게이트는 파괴되어 칩의 정상동작에 영향을 미치게 된다.
본 발명이 이루고자하는 기술적 과제는, 유입된 ESD 성분에 대하여 강한 내성을 가지는 게이트 패턴을 갖는 프리미티브 셀을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 프리미티브 셀은, 일단이 높은 전원전압에 연결되고, 게이트에 소정의 제어전압이 인가되며, 게이트의 핑거 개수가 많은 하이 핑거(Low Finger) P형 모스트랜지스터; 및 일단이 낮은 전원전압에 연결되고, 게이트에 상기 제어전압이 인가되며, 다른 일단이 상기 P형 모스트랜지스터의 다른 일단에 연결되고, 게이트의 핑거 개수가 상기 P형 모스트랜지스터의 핑거 게이트의 개수에 비하여 상대적으로 적은 반면에 길이가 상대적으로 긴 로우 핑거(Low Finger) N형 모스트랜지스터를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
지금까지 칩의 내부 회로에서 발생한 ESD 불량의 경우를 분석한 결과, ESD 불량이 주로 하이 핑거 게이트 트랜지스터(High Finger Gate Transistor)에서 발생한다는 것이다. 칩의 내부에 구현된 회로, 특히 일정한 기능을 수행하도록 설계 된 프리미티브 셀(Primitive Cell)은, 규칙적으로 배치되어 있기 때문에, 이들을 수정하는 것은 공간의 제약을 상당히 많이 받게 된다. 이들을 레이아웃(Layout) 할 때에도 설계자가 마음대로 할 수 있는 것이 아니고, 일정한 규칙에 따라 배치하여야 한다. 따라서 하이 핑거 게이트 트랜지스터의 대부분은 활성영역의 폭이 좁은(Narrow Active Width) 패턴으로 구현되어야 한다.
프리미티브 셀을 구성하는 CMOS 인버터(Inverter)의 경우, 높은 전원전압 및 낮은 전원전압 사이에 P형 모스트랜지스터 및 N형 모스트랜지스터가 직렬로 연결되어 있다. 또한 상기 P형 및 N형 모스트랜지스터의 게이트의 형태가, 하이 핑거 게이트인 경우에 ESD 스트레스에 취약한 특성을 가진다.
이하에서는, ESD 스트레스가 전원전압 라인을 통하여 칩에 유입되었을 때, 프리미티브 셀을 구성하는 인버터에서 상기 ESD가 어떻게 악 영향을 미치는 가를 설명한다.
인버터의 입력에 논리적으로 낮은 전압이 인가되면, P형 모스트랜지스터는 턴 온 되지만 N형 모스트랜지스터는 턴 오프 된다. 만일 높은 전원전압에 ESD가 유 입되었다면, 턴 온 되어 있는 P형 모스트랜지스터의 드레인(Drain)에 상기 ESD가 축적될 것이다. 상기 P형 모스트랜지스터의 드레인은, 턴 오프 된 N형 모스트랜지스터의 드레인과 전기적으로 연결되어 있기 때문에 상기 공통 드레인에 축적된 ESD는 N형 모스트랜지스터의 게이트에도 영향을 줄 수 있다.
도 2는 본 발명의 일 실시 예에 따른 프리미티브 셀의 레이아웃이다.
도 2를 참조하면, 상기 프리미티브 셀(200)은, 도 1에 도시된 종래의 프리미티브 셀(100)에 비하여 게이트 패턴이 다른 것을 알 수 있다. 동일한 내용에 대한 것의 설명은 생략하고, 서로 다른 게이트 패턴에 대하여 설명한다.
활성영역(150)의 좁은 쪽은 횡단하였던 종래의 게이트 패턴의 단점을 극복하기 위하여, 본 발명에서는 활성영역(150)의 긴 쪽을 횡단하는 게이트 패턴을 제안한다. P형 모스트랜지스터의 게이트 패턴(261)의 핑거의 개수가 6개인데 반해, N형 모스트랜지스터의 게이트 패턴(262)의 핑거의 개수는 2개로 감소된 것이 본 발명의 핵심이다. 이 패턴이 인버터를 구성하는 것이라면, 게이트 패턴은 전기적으로 서로 연결되어야 한다. 도면에는 서로 분리되어 있게 그려져 있지만, 이는 설명을 편리하게 하기 위한 것으로, 도 1에 도시된 것과 같이 동일한 물성을 가지는 재질을 이용하여 직접 연결하거나 이 후 에 진행된 공정을 통하여 메탈 또는 다결정 실리콘을 이용하여 연결할 수도 있다.
또한 도면에는 게이트 패턴(262)의 왼쪽이 개방되어 있지만, 서로 연결하여 폐 루프를 형성하게 하여도 무방하다.
도 3은 본 발명의 다른 일 실시 예에 따른 프리미티브 셀의 레이아웃이다.
도 3을 참조하면, 상기 프리미티브 셀(300)은, 도 2에 도시된 프리미티브 셀(200)에 비하여 N형 모스트랜지스터의 게이트 패턴(362)이 서로 다르다. 이는 활성영역(140)의 폭이 좁은 경우에 활용할 수 있는 패턴으로, 게이트 패턴(362)에 의하여 구별되는 2개의 영역 중에서 폭이 넓은 곳에, 전기적 연결을 가능하게 하는 콘택 윈도우(Contact Window)가 설치될 수 있도록 한 것이다.
도 2 및 도 3에 도시된 바와 같이, N형 모스트랜지스터의 게이트의 핑거의 개수를 줄이고, 게이트 패턴의 길이를 길게 하면, P형 모스트랜지스터의 멀티 핑거 게이트의 ESD에 대한 내성(Robustness)과 N형 모스트랜지스터의 멀티 핑거 게이트의 ESD에 대한 내성의 상대적 크기 차이가 줄어들게 되기 때문에, 결과적으로는 프리미티브 셀의 ESD 내성을 향상시킬 수 있게 된다.
상기 P형 모스트랜지스터 및 N형 모스트랜지스터의 게이트를 연결하는 물질이 메탈(Metal)인 경우에는, 전기적으로 서로 구별된(isolated) 적어도 2개의 메탈 층(Layer)을 이용하는 것이 바람직하다.
상기 P형 모스트랜지스터 및 N형 모스트랜지스터의 게이트를 연결하는 물질이 다결정 실리콘인 경우에는 하나의 다결정 층 또는 2개의 다결정 층을 이용하는 것이 가능하다.
상기 로우 핑거 N형 트랜지스터의 게이트는, 그 진행 길이가 상기 전원전압(140)과 평행하게 하는 것이 프리미티브 셀의 구성상 유리한 점이 많다.
도 2 및 도 3에는 프리미티브 셀로서 인버터를 예를 들었지만, CMOS로 구현할 수 있는 모든 논리회로는 이로부터 확장하는 것이 쉽다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 프리미티브 셀은, P형 모스트랜지스터의 멀티 핑거 게이트의 ESD에 대한 내성(Robustness)과 N형 모스트랜지스터의 멀티 핑거 게이트의 ESD에 대한 내성의 상대적 크기 차이를 줄여 프리미티브 셀의 ESD 내성을 향상시킬 수 있는 장점이 있다.

Claims (14)

  1. 일단이 높은 전원전압에 연결되고, 게이트에 소정의 제어전압이 인가되며, 게이트의 핑거 개수가 많은 하이 핑거(Low Finger) P형 모스트랜지스터; 및
    일단이 낮은 전원전압에 연결되고, 게이트에 상기 제어전압이 인가되며, 다른 일단이 상기 P형 모스트랜지스터의 다른 일단에 연결되고, 게이트의 핑거 개수가 상기 P형 모스트랜지스터의 핑거 게이트의 개수에 비하여 상대적으로 적은 반면에 길이가 상대적으로 긴 로우 핑거(Low Finger) N형 모스트랜지스터를 구비하는 것을 특징으로 하는 프리미티브 셀.
  2. 제1항에 있어서, 상기 하이 핑거 P형 모스트랜지스터 및 상기 로우 핑거 N형 모스트랜지스터의 게이트는,
    동일한 물질로 구현되지만,
    서로 전기적으로 연결시킬 때는 다른 물질을 이용하는 것을 특징으로 하는 프리미티브 셀.
  3. 제2항에 있어서, 상기 게이트를 구성하는 물질은,
    다결정 실리콘(Poly Silicon) 또는 메탈(Metal) 중에서 하나인 것을 특징으로 하는 프리미티브 셀.
  4. 제2항에 있어서, 상기 P형 모스트랜지스터 및 N형 모스트랜지스터의 게이트를 연결하는 물질은,
    메탈(Metal)인 것을 특징으로 하는 프리미티브 셀.
  5. 제4항에 있어서, 상기 프리미티브 셀은,
    전기적으로 서로 구별된(isolated) 적어도 2개의 메탈 층(Layer)을 이용하는 것을 특징으로 하는 프리미티브 셀.
  6. 제1항에 있어서, 상기 로우 핑거 N형 트랜지스터의 게이트는,
    그 진행 길이가 상기 낮은 전원전압과 평행한 것을 특징으로 하는 프리미티브 셀.
  7. 제1항에 있어서, 상기 로우 핑거 N형 트랜지스터의 게이트는,
    그 진행 길이가 상기 낮은 전원전압과 평행하며,
    그 핑거 게이트의 사이가 일정하지 않고 상대적으로 넓은 곳과 좁은 곳이 있는 것을 특징으로 하는 프리미티브 셀.
  8. 제7항에 있어서, 상기 상대적으로 넓은 곳은,
    다른 곳과의 전기적 연결을 위한 컨택(Contact) 영역으로 사용되는 것을 특징으로 하는 프리미티브 셀.
  9. 제1항에 있어서, 상기 로우 핑거 N형 모스트랜지스터의 게이트는,
    폐 루프(Closed Loop)를 형성하는 것을 특징으로 하는 프리미티브 셀.
  10. 멀티 핑거(Multi Finger) 게이트를 가지는 적어도 1개 이상의 P형 모스트랜지스터 및 적어도 1개 이상의 N형 모스트랜지스터를 구비하는 프리미티브 셀에 있어서,
    P형 모스트랜지스터 게이트의 핑거의 개수에 비하여 N형 모스트랜지스터 게이트의 핑거의 개수가 상대적으로 작은 N형 모스트랜지스터를 구비하는 것을 특징 으로 하는 프리미티브 셀.
  11. 제10항에 있어서, 상기 N형 모스트랜지스터는,
    하나의 활성영역을 이용하여 구현되는 것을 특징으로 하는 프리미티브 셀.
  12. 제11항에 있어서, 상기 N형 모스트랜지스터는,
    상기 활성영역의 긴 쪽으로 게이트가 진행되는 것을 특징으로 하는 프리미티브 셀.
  13. 제12항에 있어서, 상기 N형 모스트랜지스터는,
    게이트의 핑거가 서로 평행한 직선인 것을 특징으로 하는 프리미티브 셀.
  14. 제12항에 있어서, 상기 N형 모스트랜지스터는,
    게이트의 핑거가 진행 방향으로 서로 요철을 이루는 것을 특징으로 하는 프리미티브 셀.
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