KR100673899B1 - 반도체 소자의 데이터 입력 버퍼 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 데이터 입력 버퍼에 관한 것이다. 본 발명은 비대칭 데이터 패턴 전송시 약한 데이터 전송 사이클에서 데이터 레벨 감지 마진을 확보할 수 있는 반도체 소자의 데이터 입력 버퍼를 제공하는데 그 목적이 있다. 본 발명에서는 전송 데이터의 패턴을 추적하여 강한 데이터(같은 극성의 데이터가 반복되는 경우) 전송 사이클에서 실질적인 입력 감지 기준레벨을 강한 데이터 방향으로 일정 레벨만큼 조정함으로써 이후에 이어지는 약한 데이터 전송 사이클에서의 레벨 감지 마진을 향상시키는 기술이다. 본 발명에서는 정전압인 기준전압을 변동시키기 않으면서 실질적인 입력 감지 기준레벨을 풀업/풀다운시키기 위해 데이터 입력부와 기준전압 입력부에 흐르는 전류량을 조절하는 방식을 사용하였다.

데이터 입력 버퍼, 기준전압, 입력 감지 기준레벨, 카운터, 데이터 패턴

Description

반도체 소자의 데이터 입력 버퍼{DATA INPUT BUFFER IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 데이터 입력 버퍼의 회로도.

도 2는 대칭적인 데이터 전송 패턴과 비대칭적인 데이터 전송 패턴의 파형을 예시한 도면.

도 3은 본 발명의 일 실시예에 따른 데이터 입력 버퍼의 회로도.

도 4 내지 도 9는 각각 상기 도 3의 데이터 입력 버퍼의 비대칭 데이터 전송 패턴 유형에 따른 동작 파형을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

120 : 입력 감지 기준레벨 풀다운 조절부

140 : 입력 감지 기준레벨 풀업 조절부

160 : 버퍼링부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 데이터 입력 버퍼에 관한 것이다.

반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.

반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.

입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 전원전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬 연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 노이즈에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이와 논리 레벨 로우의 레벨의 스윙폭이 클 것을 요구한다. 따라서 입력 신호의 스윙폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부 적합하다.

이러한 요구에 부응하기 위하여 차동증폭형 입력 버퍼가 제안되었다. 기존의 스태틱 입력 버퍼와 대비되는 개념으로 차동증폭형 입력 버퍼를 흔히 다이나믹 입력 버퍼라 부르기도 한다.

도 1은 종래기술에 따른 차동증폭형 데이터 입력 버퍼의 회로도이다.

도 1을 참조하면, 종래기술에 따른 차동증폭형 데이터 입력 버퍼는 크게 기준전압(VREF)과 입력 데이터(IN)의 전압 레벨을 비교하여 입력 데이터(IN)의 논리 레벨을 감지하기 위한 입력 감지부(10)와, 입력 감지부(10)의 출력신호를 버퍼링하기 위한 버퍼링부(15)로 구성된다.

여기서, 입력 감지부(10)는 기준전압(VREF)을 게이트 입력으로 하는 입력 NMOS 트랜지스터(Q5)와, 입력 데이터(IN)를 게이트 입력으로 하는 입력 NMOS 트랜지스터(Q6)와, 전원전압단(VDD)과 입력 NMOS 트랜지스터(Q5, Q6) 사이에 각각 접속되어 전류 미러를 형성하는 로드 PMOS 트랜지스터(Q2, Q3), 접지전압단(VSS)과 두 입력 NMOS 트랜지스터(Q5, Q6) 사이에 공통으로 접속되며, 클럭인에이블 신호(CKE) - /CKE 신호가 인버터를 통해 반전된 신호임 - 를 게이트 입력으로 하는 바이어스 NMOS 트랜지스터(Q7)와, 전원전압단(VDD)과 각각의 입력 NMOS 트랜지스터(Q5, Q6) 사이에 로드 PMOS 트랜지스터(Q2, Q3)와 각각 병렬로 접속되며, 클럭인에이블 신호(CKE)를 게이트 입력으로 하는 두 개의 PMOS 트랜지스터(Q1, Q4)를 구비한다.

한편, 버퍼링부(15)는 통상적으로 입력 감지부(10)의 출력신호를 입력으로 하여 내부 데이터 신호(BIN)를 출력하는 홀수개의 CMOS 인버터 - 3 이상일 경우, 서로 직렬 연결됨 - 로 구성된다.

입력 단자에 높은 전위를 가진 입력 데이터(IN)가 인가된 경우, 기준전압(VREF)보다 그 전위가 높을 것이므로 입력 감지부(10)의 내부 노드는 그러한 상태를 반영하는 동작을 수행하게 된다. 여기서, 기준전압(VREF)은 항상 그 전위가 일정한(통상 VDD/2 레벨임) 정전압이며, 반도체 소자 외부로부터 특정 입력 핀을 통해 제공되기도 하며, 반도체 소자 내부에서 자체적으로 생성하기도 한다.

기준전압(VREF)을 입력 받는 입력 NMOS 트랜지스터(Q5)는 항상 같은 전류(i1)를 흘리게 된다. 또한, 입력 NMOS 트랜지스터(Q5)와 대칭적으로 배치된 입력 NMOS 트랜지스터(Q6)는 입력 데이터(IN)의 전위 레벨에 의하여 결정되는 전류(i2)를 흘리게 된다. 결국 입력 감지부(10)는 전류 i1과 i2의 정량적인 비교에 의하여 출력 노드(N2)의 전위 레벨을 결정하게 된다.

먼저, 클럭인에이블 신호(/CKE)가 논리레벨 로우로 활성화 상태인 경우에는 바이어스 NMOS 트랜지스터(Q7)는 턴온 되고, PMOS 트랜지스터(Q1, Q4)는 턴오프 되어 입력 버퍼는 정상적으로 동작하게 된다.

한편, 클럭인에이블 신호(CKE)가 논리레벨 하이로 비활성화되면 바이어스 NMOS 트랜지스터(Q7)는 오프 상태가 되어 입력 감지부(10)가 디스에이블 되고, PMOS 트랜지스터(Q1, Q4)가 턴온되어 노드 N1 및 출력 노드 N2를 논리레벨 하이로 프리차지시켜 입력 데이터(IN)가 변화하더라도 데이터 입력 버퍼에서의 관통전류 생성을 방지하고, 대기 상태에서의 전류 소모를 줄인다.

최근 반도체 소자의 동작 전압이 낮아지고 동작 속도가 빨라짐에 따라 신호 무결성(signal integrity)과 관련하여 데이터 입력 버퍼의 성능이 중요한 요소로 대두되고 있다. 이는 입력 데이터의 스윙폭과 기준전압과의 관계가 데이터 입력 버퍼의 특성을 결정하기 때문이다. 즉, 입력 데이터의 스윙폭이 작으면 노이즈 마진이 감소하고, 입력 데이터의 스윙폭이 크면 노이즈 마진은 개선되나 누화현상(cross-talk)과 같은 문제점이 발생하게 된다.

전술한 바와 같은 종래의 차동증폭형 입력 버퍼의 경우, 도 2에 도시된 바와 같이, 로우 데이터와 하이 데이터가 동일한 폭으로 스윙하는 대칭적인 데이터 패턴 전송시에는 별다른 문제점이 발생하지 않지만, 비대칭적인 데이터 패턴 전송시에는 데이터 인식에 문제점이 노출된다. 즉, 반도체 소자의 동작 속도-클럭 주파수-가 현저히 빠를 경우에는 입력 데이터의 전압 레벨이 정점에 이르기 전에 다음 데이터가 전송되는 상황이 발생하여 비대칭적인 데이터 패턴 전송이 이루어지게 된다. 이와 같은 비대칭적인 데이터 패턴 전송시, 로우 데이터 또는 하이 데이터가 연속적으로 반복되는 동일 데이터 패턴의 전송은 잘 이루어지는 반면, 연속되는 동일 데이터 패턴에 바로 이어지는 반대 극성의 데이터 전송은 매우 취약하다.

예컨대, 비대적칭인 데이터 패턴 전송에서 하이 데이터를 연속적으로 전송하게 되면 입력 데이터의 레벨은 점점 더 상승하게 되고, 이처럼 입력 데이터의 레벨이 상승한 상태에서 로우 데이터를 전송하게 되면 로우 데이터에 의한 입력 데이터 레벨의 강하가 충분치 못하여 기준전압과 큰 차이를 보이지 못하게 된다(이를 약한 데이터라 함). 이를 인터-심볼 간섭 노이즈(inter-symbol interference noise)라 하며, 이처럼 왜곡된 신호가 데이터 입력 버퍼로 유입되면 약한 데이터 전송 사이 클에서 데이터 입력 버퍼의 레벨 감지 마진이 떨어지고, 결국 데이터 입력 버퍼의 노이즈에 대한 면역력을 떨어뜨리는 결과를 초래하게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비대칭 데이터 패턴 전송시 약한 데이터 전송 사이클에서 데이터 레벨 감지 마진을 확보할 수 있는 반도체 소자의 데이터 입력 버퍼를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압과 입력 데이터의 전압 레벨을 비교하여 입력 데이터의 논리 레벨을 감지하기 위한 입력 감지수단; 상기 입력 데이터의 전송 패턴에 따라 상기 입력 감지수단의 입력 감지 기준레벨을 조절하기 위한 입력 감지 기준레벨 조절수단; 및 상기 입력 감지수단의 출력신호를 버퍼링하기 위한 버퍼링 수단을 구비하는 반도체 소자의 데이터 입력 버퍼가 제공된다.

또한, 본 발명의 다른 측면에 따르면, 기준전압과 입력 데이터의 전압 레벨을 비교하여 입력 데이터의 논리 레벨을 감지하기 위한 입력 감지수단; 상기 입력 데이터의 전송 패턴을 추적하여 상기 입력 감지수단의 기준전압 입력부에 흐르는 전류량을 조절하기 위한 입력 감지 기준레벨 풀업 조절수단; 상기 입력 데이터의 전송 패턴을 추적하여 상기 입력 감지수단의 데이터 입력부에 흐르는 전류량을 조절하기 위한 입력 감지 기준레벨 풀다운 조절수단; 및 상기 입력 감지수단의 출력신호를 버퍼링하기 위한 버퍼링 수단을 구비하는 반도체 소자의 데이터 입력 버퍼가 제공된다.

본 발명에서는 전송 데이터의 패턴을 추적하여 강한 데이터(같은 극성의 데이터가 반복되는 경우) 전송 사이클에서 실질적인 입력 감지 기준레벨을 강한 데이터 방향으로 일정 레벨만큼 조정함으로써 이후에 이어지는 약한 데이터 전송 사이클에서의 레벨 감지 마진을 향상시키는 기술이다. 본 발명에서는 정전압인 기준전압을 변동시키기 않으면서 실질적인 입력 감지 기준레벨을 풀업/풀다운시키기 위해 데이터 입력부와 기준전압 입력부에 흐르는 전류량을 조절하는 방식을 사용하였다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 3은 본 발명의 일 실시예에 따른 데이터 입력 버퍼의 회로도이다.

도 3을 참조하면, 본 실시예에 따른 데이터 입력 버퍼(100)는 크게 기준전압(VREF)과 입력 데이터(IN)의 전압 레벨을 비교하여 입력 데이터(IN)의 논리 레벨을 감지하기 위한 입력 감지부(Q1~Q7로 구성됨)와, 입력 데이터(IN)의 전송 패턴에 따라 입력 감지부의 입력 감지 기준레벨을 조절하기 위한 입력 감지 기준레벨 조절부(120 및 140)와, 입력 감지부의 출력신호를 버퍼링하기 위한 버퍼링부(160)를 구비 한다.

좀 더 세분하여 살펴보면, 입력 감지 기준레벨 조절부(120 및 140)는 입력 데이터(IN)의 전송 패턴을 추적하여 입력 감지부의 입력 감지 기준레벨을 기준전압(VREF)에 비해 소정 레벨만큼 풀업시키기 위한 입력 감지 기준레벨 풀업 조절부(140)와, 입력 데이터(IN)의 전송 패턴을 추적하여 입력 감지부의 입력 감지 기준레벨을 기준전압(VREF)에 비해 소정 레벨만큼 풀다운시키기 위한 입력 감지 기준레벨 풀다운 조절부(120)로 구성된다.

여기서, 입력 감지 기준레벨 풀업 조절부(140)는 입력 감지부의 기준전압 입력 NMOS 트랜지스터(Q5)에 흐르는 전류(i11)의 양을 단계별로 조절하기 위한 회로로서, 버퍼링부(160)로부터 출력되는 연속적인 하이 데이터를 카운팅하기 위한 풀업(PU) 카운터(142)와, 풀업(PU) 카운터(142)로부터 출력된 m비트(m은 자연수, 단 여기에서는 m=2) 카운트 값을 디코딩하기 위한 제1 디코더(144)와, 제1 디코더(144)의 출력신호(ISU_0, ISU_1, ISU_2, ISU_3)에 응답하여 입력 감지부의 기준전압 입력 NMOS 트랜지스터(Q5)에 흐르는 전류(i11)를 구동하기 위한 다수의 드라이버 NMOS 트랜지스터(Q14, Q13, Q12, Q11)를 구비한다.

또한, 입력 감지 기준레벨 풀다운 조절부(120)는 입력 감지부의 데이터 입력 NMOS 트랜지스터(Q6)에 흐르는 전류(i12)의 양을 단계별로 조절하기 위한 회로로서, 버퍼링부(160)로부터 출력되는 연속적인 로우 데이터를 카운팅하기 위한 풀다운(PD) 카운터(122)와, 풀다운(PU) 카운터(122)로부터 출력된 m비트(m은 자연수, 단 여기에서는 m=2) 카운트 값을 디코딩하기 위한 제2 디코더(124)와, 제2 디코더 (124)의 출력신호(ISD_0, ISD_1, ISD_2, ISD_3)에 응답하여 입력 감지부의 데이터 입력 NMOS 트랜지스터(Q6)에 흐르는 전류(i12)를 구동하기 위한 다수의 드라이버 NMOS 트랜지스터(Q18, Q17, Q16, Q15)를 구비한다. 여기서, 입력 감지 기준레벨 풀업 조절부(140) 및 입력 감지 기준레벨 풀다운 조절부(120)의 드라이버 NMOS 트랜지스터(Q11~Q18)는 모두 같은 사이즈로 설계하는 것이 바람직하다.

한편, 제1 디코더(144)는 2×4 디코더로서, PUSW_0, PUSW_1, PUSW_2, PUSW_3는 풀업 카운터(142)로부터 출력된 2비트 카운트 값의 서로 다른 조합을 입력으로 하는 4개의 스위칭부(낸드 게이트 등으로 구현함)를 나타낸 것이며, 제2 디코더(124)는 2×4 디코더로서, PDSW_0, PDSW_1, PDSW_2, PDSW_3는 풀다운 카운터(122)로부터 출력된 2비트 카운트 값의 서로 다른 조합을 입력으로 하는 4개의 스위칭부(낸드 게이트 등으로 구현함)를 나타낸 것이다.

도 4 내지 도 9는 각각 상기 도 3의 데이터 입력 버퍼(100)의 비대칭 데이터 전송 패턴 유형에 따른 동작 파형을 나타낸 도면으로서, 이하 이를 참조하여 본 실시예에 따른 데이터 입력 버퍼(100)의 동작을 살펴본다.

먼저 도 4는 t1~t2 구간에서 연속적으로 하이 데이터가 전송되고, t3 구간은 로우 데이터가 전송되고, t4 구간은 하이 데이터가 전송되고, t5~t6 구간은 연속적으로 로우 데이터가 전송되고, t7 구간은 하이 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 2개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것이다.

t1 구간에서는 PU 카운터(142)와 PD 카운터(122)가 모두 '00'으로 리셋된 상 태로 ISU_0와 ISD_0가 논리레벨 하이 상태이고, 나머지는 모두 논리레벨 로우 상태를 나타내게 된다. 이때, 드라이버 NMOS 트랜지스터 중 Q14, Q18이 턴온되며, 이 경우 노드 N3를 통해 흐르는 전류 i11과 노드 N4를 통해 흐르는 전류 i12는 종래기술(도 1 참조)과 다르지 않고, 입력 감지부의 입력 감지 기준레벨(VREF_SUB)은 기준전압(VREF)과 동일한 상태를 유지한다.

한편, t2 구간에서는 연속되는 하이 데이터에 의해 PU 카운터(142)가 카운팅 동작을 수행함으로써 카운트 값은 '01'이 되고, PD 카운터(122)는 '00'으로 리셋 상태를 유지한다. 따라서, ISU_0, ISU_1 및 ISD_0가 논리레벨 하이 상태이고, 나머지는 모두 논리레벨 로우 상태를 나타내게 된다. 이때, 드라이버 NMOS 트랜지스터 중 Q13, Q14, Q18이 턴온되며, 이 경우 노드 N3를 통해 흐르는 전류 i11가 상대적으로 증가하게 되므로 결국 입력 감지부의 입력 감지 기준레벨(VREF_SUB)은 기준전압(VREF) 보다 일정 레벨만큼 높아지게 된다.

또한, t3 구간은 로우 데이터 전송 사이클이므로 PU 카운터(142)는 더이상 카운팅 동작을 수행하지 않고 카운트 값은 '01'을 유지하고, PD 카운터(122) 역시 '00'으로 리셋 상태를 유지한다. 따라서, 드라이버 NMOS 트랜지스터의 턴온 상태는 t2 구간과 동일하게 유지되고, 입력 감지부의 입력 감지 기준레벨(VREF_SUB) 역시 t2 구간과 동일한 레벨을 유지한다.

이어서, t4 구간은 하이 데이터 전송 사이클이므로 PU 카운터(142)는 '00'으로 리셋되고, PD 카운터(122) 역시 '00'으로 리셋 상태를 유지한다. 이때, 드라이버 NMOS 트랜지스터의 턴온 상태는 t1 구간과 동일하며, 이에 따라 입력 감지부의 입력 감지 기준레벨(VREF_SUB)은 다시 기준전압(VREF) 레벨과 동일하게 된다.

그리고, t5 구간은 로우 데이터 전송 사이클이므로 PU 카운터(142)와 PD 카운터(122)가 모두 '00'으로 리셋된 상태를 유지하고, 이에 따라 입력 감지부의 입력 감지 기준레벨(VREF_SUB)은 기준전압(VREF)과 동일한 상태를 계속해서 유지한다.

한편, t6 구간은 t5 구간에 이어서 연속되는 로우 데이터 전송 사이클이기 때문에 PD 카운터(122)가 카운팅 동작을 수행함으로써 카운트 값은 '01'이 되고, PU 카운터(144)는 '00'으로 리셋 상태를 유지한다. 따라서, ISD_0, ISD_1 및 ISU_0가 논리레벨 하이 상태이고, 나머지는 모두 논리레벨 로우 상태를 나타내게 된다. 이때, 드라이버 NMOS 트랜지스터 중 Q14, Q17, Q18이 턴온되며, 이 경우 노드 N4를 통해 흐르는 전류 i12가 상대적으로 증가하게 되므로 결국 입력 감지부의 입력 감지 기준레벨(VREF_SUB)은 기준전압(VREF) 보다 일정 레벨만큼 낮아지게 된다.

이어서, t7 구간은 하이 데이터 전송 사이클로서, PD 카운터(122)는 더이상 카운팅 동작을 수행하지 않고 카운트 값은 '01'을 유지하고, PU 카운터(142) 역시 '00'으로 리셋 상태를 유지한다. 따라서, 드라이버 NMOS 트랜지스터의 턴온 상태는 t6 구간과 동일하게 유지되고, 입력 감지부의 입력 감지 기준레벨(VREF_SUB) 역시 t6 구간과 동일한 레벨을 유지한다.

이상을 종합해 보면, PU 카운터(142)는 연속되는 하이 데이터를 카운트하고, PD 카운터(122)는 연속되는 로우 데이터를 카운트하게 된다. 따라서, 초기 상태와 비연속적인 데이터 패턴에서는 리셋 상태를 유지하고, 같은 극성의 데이터가 2개 연속되면 해당 카운터에 대응하는 드라이버 NMOS 트랜지스터가 2개 턴온되고, 3개 연속되면 드라이버 NMOS 트랜지스터가 3개 턴온되고, 4개 연속되면 드라이버 NMOS 트랜지스터가 4개 턴온된다. 또한, 최대 카운트 값이 한정되어 있기 때문에 같은 극성의 데이터가 4개 이상 반복 전송되더라도 그 상태를 유지하게 된다.

그리고, 상기와 같은 방식으로 턴온되는 드라이버 NMOS 트랜지스터의 수를 증가시켜 나타다가 반대 극성의 데이터 전송 사이클을 만나면 해당 사이클에서는 카운트 값을 그대로 유지하다가 그 다음 사이클에서 리셋된 후 전술한 바와 같은 카운팅 동작을 수행하게 된다.

결국, 턴온되는 드라이버 NMOS 트랜지스터의 수는 PU 카운터(142)와 PD 카운터(122)의 카운트 값에 의해 결정되는데, 이하의 도면에서 PU 카운터(142)와 PD 카운터(122)의 상태에 따른 입력 감지 기준레벨 풀업 조절부(140) 및 입력 감지 기준레벨 풀다운 조절부(120)의 구동 상태를 보다 쉽게 파악할 수 있도록 하기의 표 1과 같이 ON_0, ON_1, ON_2, ON_3으로 상태를 정의하였다.

	입력 감지 기준레벨 풀업 조절부	입력 감지 기준레벨 풀다운 조절부
ON_0	ISU_0=High, ISU_1/2/3=Low	ISD_0=High, ISD_1/2/3=Low
ON_1	ISU_0/1=High, ISU_2/3=Low	ISD_0/1=High, ISD_2/3=Low
ON_2	ISU_0/1/2=High, ISU_3=Low	ISD_0/1/2=High, ISD_3=Low
ON_3	ISU_0/1/2/3=High	ISD_0/1/2/3=High

다음으로, 도 5는 t1~t2 구간에서 연속적으로 로우 데이터가 전송되고, t3 구간은 하이 데이터가 전송되고, t4 구간은 로우 데이터가 전송되고, t5~t6 구간은 연속적으로 하이 데이터가 전송되고, t7 구간은 로우 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 2개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것으로, 상기 도 4와 비교하여 PU 카운터(142)와 PD 카운터(122)가 반대로 동작하게 되고, 이에 따라 입력 감지 기준레벨(REF_SUB)의 변화 또한 상기 도 4와는 반대의 양상을 나타내고 있다.

다음으로, 도 6은 t1~t3 구간에서 연속적으로 하이 데이터가 전송되고, t4 구간은 로우 데이터가 전송되고, t5~t7 구간은 다시 연속적으로 하이 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 3개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것이다.

이 경우, t2 구간 및 t3 구간에 걸쳐 입력 감지 기준레벨(REF_SUB)이 단계적으로 상승하게 되고, t5 구간에서 다시 기준전압(REF) 레벨로 환원하였다가 t6 구간 및 t7 구간에 걸쳐 다시 입력 감지 기준레벨(REF_SUB)이 단계적으로 상승하는 형태를 보이게 된다.

한편, 도 7은 t1~t3 구간에서 연속적으로 로우 데이터가 전송되고, t4 구간은 하이 데이터가 전송되고, t5~t7 구간은 다시 연속적으로 로우 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 3개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것으로, 상기 도 6과 비교하여 PU 카운터(142)와 PD 카운터(122)가 반대로 동작하게 되고, 이에 따라 입력 감지 기준레벨(REF_SUB)의 변화 또한 상기 도 6과는 반대의 양상을 나타내고 있다.

다음으로, 도 8은 t1~t4 구간에서 연속적으로 하이 데이터가 전송되고, t5 구간은 로우 데이터가 전송되고, t6~t7 구간은 다시 연속적으로 하이 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 4개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것이다.

이 경우, t2 구간, t3 구간, t4 구간에 걸쳐 입력 감지 기준레벨(REF_SUB)이 단계적으로 상승하게 되고, t6 구간에서 다시 기준전압(REF) 레벨로 환원하였다가 t7 구간에서 다시 입력 감지 기준레벨(REF_SUB)이 상승하는 형태를 보이게 된다.

한편, 도 9는 t1~t4 구간에서 연속적으로 로우 데이터가 전송되고, t5 구간은 하이 데이터가 전송되고, t6~t7 구간은 다시 연속적으로 로우 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 4개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것으로, 상기 도 8과 비교하여 PU 카운터(142)와 PD 카운터(122)가 반대로 동작하게 되고, 이에 따라 입력 감지 기준레벨(REF_SUB)의 변화 또한 상기 도 8과는 반대의 양상을 나타내고 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 전원전압단(VDD) 측에 전류 미러가 제공되고 접지전압단(VSS) 측에 바이어스 트랜지스터가 제공되는 NMOS 타입 차동증폭기로 입력 감지부를 구현하는 경우를 일례로 들어 설명하였으나, 이와 반대로 접지전압단(VSS) 측에 전류 미러가 제공되고 전원전압단(VDD) 측에 바이어스 트랜지스터가 제공되는 PMOS 타입 차동증폭기로 입력 감지부를 구현하는 경우에도 본 발명은 적용된다.

또한, 전술한 실시예에서는 입력 감지 기준레벨 풀업/풀다운 조절부 각각에서 4개의 드라이버 NMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 드라이버 트랜지스터로 PMOS 트랜지스터를 사용하는 것도 가능할 뿐만 아니라 드라이버 트랜지스터의 수를 변경하는 경우에도 본 발명은 적용된다.

또한, 전술한 실시예에서는 데이터 전송 패턴을 기록하고 추적하는데 버퍼링부(160)의 출력신호(BIN)를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 전송되는 데이터의 극성을 파악할 수 있는 모든 신호를 이용하는 경우에 적용된다.

전술한 본 발명은 강한 데이터 전송 사이클에서 강한 데이터 방향으로 미리 입력 감지 기준레벨을 조절해 줌으로써 이어지는 약한 데이터 전송 사이클에서 데이터 입력 버퍼의 충분한 데이터 레벨 감지 마진을 확보할 수 있으며, 이로 인하여 데이터 입력 버퍼의 데이터 입력 노이즈에 대한 면역력을 증대시킬 수 있다.

Claims (12)

1. 기준전압과 입력 데이터의 전압 레벨을 비교하여 입력 데이터의 논리 레벨을 감지하기 위한 입력 감지수단;

   상기 입력 데이터의 전송 패턴에 따라 상기 입력 감지수단의 입력 감지 기준레벨을 조절하기 위한 입력 감지 기준레벨 조절수단; 및

   상기 입력 감지수단의 출력신호를 버퍼링하기 위한 버퍼링 수단

   을 구비하는 반도체 소자의 데이터 입력 버퍼.
2. 제1항에 있어서,

   상기 입력 감지 기준레벨 조절수단은,

   상기 입력 데이터의 전송 패턴을 추적하여 상기 입력 감지수단의 입력 감지 기준레벨을 상기 기준전압에 비해 소정 레벨만큼 풀업시키기 위한 입력 감지 기준레벨 풀업 조절부와,

   상기 입력 데이터의 전송 패턴을 추적하여 상기 입력 감지수단의 입력 감지 기준레벨을 상기 기준전압에 비해 소정 레벨만큼 풀다운시키기 위한 입력 감지 기준레벨 풀다운 조절부

   를 구비하는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
3. 제2항에 있어서,

   상기 입력 감지 기준레벨 풀업 조절부는 연속되는 하이 데이터의 전송 횟수에 따라 상기 입력 감지수단의 입력 감지 기준레벨을 단계적으로 풀업시키는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
4. 제3항에 있어서,

   상기 입력 감지 기준레벨 풀다운 조절부는 연속되는 로우 데이터의 전송 횟수에 따라 상기 입력 감지수단의 입력 감지 기준레벨을 단계적으로 풀다운시키는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
5. 기준전압과 입력 데이터의 전압 레벨을 비교하여 입력 데이터의 논리 레벨을 감지하기 위한 입력 감지수단;

   상기 입력 데이터의 전송 패턴을 추적하여 상기 입력 감지수단의 기준전압 입력부에 흐르는 전류량을 조절하기 위한 입력 감지 기준레벨 풀업 조절수단;

   상기 입력 데이터의 전송 패턴을 추적하여 상기 입력 감지수단의 데이터 입력부에 흐르는 전류량을 조절하기 위한 입력 감지 기준레벨 풀다운 조절수단; 및

   상기 입력 감지수단의 출력신호를 버퍼링하기 위한 버퍼링 수단

   을 구비하는 반도체 소자의 데이터 입력 버퍼.
6. 제5항에 있어서,

   상기 입력 감지 기준레벨 풀업 조절수단은,

   상기 버퍼링 수단으로부터 출력되는 연속적인 하이 데이터를 카운팅하기 위한 제1 카운팅부;

   상기 제1 카운팅부로부터 출력된 카운트 값을 디코딩하기 위한 제1 디코딩부; 및

   상기 제1 디코딩부의 출력신호에 응답하여 상기 입력 감지수단의 기준전압 입력부에 흐르는 전류를 구동하기 위한 다수의 제1 드라이버를 포함하는 제1 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
7. 제6항에 있어서,

   상기 입력 감지 기준레벨 풀다운 조절수단은,

   상기 버퍼링 수단으로부터 출력되는 연속적인 로우 데이터를 카운팅하기 위한 제2 카운팅부;

   상기 제2 카운팅부로부터 출력된 카운트 값을 디코딩하기 위한 제2 디코딩부; 및

   상기 제2 디코딩부의 출력신호에 응답하여 상기 입력 감지수단의 데이터 입력부에 흐르는 전류를 구동하기 위한 다수의 제2 드라이버를 포함하는 제2 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
8. 제7항에 있어서,

   상기 입력 감지수단은,

   상기 기준전압을 인가 받는 상기 기준전압 입력부;

   상기 입력 데이터를 인가 받는 상기 데이터 입력부;

   상기 기준전압 입력부 및 상기 데이터 입력부와 접속된 전류 미러; 및

   클럭인에이블 신호에 응답하여, 상기 기준전압 입력부 및 상기 제1 구동부를 통한 제1 전류 경로와, 상기 데이터 입력부 및 상기 제2 구동부를 통한 제2 전류경로를 제공하기 위한 바이어스부를 구비하는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
9. 제6항 또는 제8항에 있어서,

   상기 제1 구동부는 상기 기준전압 입력부와 상기 바이어스부 사이에 병렬로 접속되며, 상기 제1 디코딩부의 출력신호 각 비트를 게이트 입력으로 하는 다수의 드라이버 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
10. 제7항 또는 제8항에 있어서,

    상기 제2 구동부는 상기 데이터 입력부와 상기 바이어스부 사이에 병렬로 접속되며, 상기 제2 디코딩부의 출력신호 각 비트를 게이트 입력으로 하는 다수의 드라이버 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
11. 제9항에 있어서,

    상기 제1 카운팅부는 상기 버퍼링 수단으로부터 로우 데이터가 출력되는 사이클의 다음 사이클에서 리셋되는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.
12. 제10항에 있어서,

    상기 제2 카운팅부는 상기 버퍼링 수단으로부터 하이 데이터가 출력되는 사이클의 다음 사이클에서 리셋되는 것을 특징으로 하는 반도체 소자의 데이터 입력 버퍼.

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