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KR100672729B1 - 씨모스 이미지 센서의 제조방법 - Google Patents

씨모스 이미지 센서의 제조방법 Download PDF

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KR100672729B1
KR100672729B1 KR1020050063732A KR20050063732A KR100672729B1 KR 100672729 B1 KR100672729 B1 KR 100672729B1 KR 1020050063732 A KR1020050063732 A KR 1020050063732A KR 20050063732 A KR20050063732 A KR 20050063732A KR 100672729 B1 KR100672729 B1 KR 100672729B1
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한창훈
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동부일렉트로닉스 주식회사
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  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

본 발명은 암전류를 방지하도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키는 단계와, 상기 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 포토 다이오드 영역에 제 1 저농도 n형 확산영역을 형성하는 단계와, 상기 트랜지스터 영역에 제 2 저농도 n형 확산영역을 형성하는 단계와, 상기 반도체 기판의 전면에 버퍼층을 형성하고 상기 버퍼층이 상기 포토 다이오드 영역에만 남도록 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 식각 선택비가 다른 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막을 선택적으로 식각하여 상기 게이트 전극의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 포토다이오드 영역을 제외한 제 1 절연막을 선택적으로 제거하는 단계와, 상기 노출된 트랜지스터 영역에 고농도 n형 확산영역을 형성하는 단계와, 상기 고농도 n형 확산영역의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
포토다이오드, 질화막, 이미지 센서, 식각 선택비, 측벽

Description

씨모스 이미지 센서의 제조방법{method for manufacturing of CMMS image sensor}
도 1은 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 2는 도 1의 A-A'선에 따른 종래 기술에 의한 CMOS 이미지 센서를 나타낸 단면도
도 3a 내지 도 3i는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도 4a 내지 도 4j는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
200 : 반도체 기판 201 : 에피층
202 : 소자 격리막 203 : 게이트 절연막
204 : 게이트 전극 205 : 제 1 감광막
206 : 제 1 저농도 n-형 확산영역 207 : 제 2 감광막
208 : 제 2 저농도 n-형 확산영역 209 : 버퍼층
210 : 제 3 감광막 211 : 제 1 절연막
212 : 제 2 절연막 213 : 제 4 감광막
214 : 고농도 n+형 확산영역 215 : 금속 실리사이드막
216 : 확산 저지용 질화막 217 : 제 5 감광막
218 : 층간 절연막
본 발명은 씨모스 이미지 센서의 제조방법에 관한 것으로서, 특히 암전류를 감소시켜 이미지 센서의 특성을 향상하도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
도 1에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(120, 130, 140)이 형 성된다.
즉, 상기 게이트 전극(120)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(130)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(140)에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(120, 130, 140) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
상기에서 설명한 각 게이트 전극(120, 130, 140)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.
이하, 첨부된 도면을 참고하여 종래의 CMOS 이미지 센서를 설명하면 다음과 같다.
도 2는 도 1의 A-A'선에 따른 종래 기술에 의한 CMOS 이미지 센서를 나타낸 단면도이다.
도 2에 도시된 바와 같이, P++형 반도체 기판(100) 상에 P-형 에피층(101)이 형성된다. 그리고, 포토다이오드 영역(PD) 및 액티브 영역(도 1의 10)과 소자 분리 영역으로 정의된 상기 반도체 기판(100)의 소자 분리 영역에 소자 분리막(102)이 형성된다.
도 2의 트랜스퍼 트랜지스터(120)를 위한 에피층(101)의 부분 상에 게이트 절연막(103)을 개재하여 게이트 전극(104)이 형성되고, 상기 게이트 전극(104)의 양측면에 질화막 측벽(110a)이 형성된다.
그리고, 상기 포토 다이오드 영역(PD)의 상기 에피층(101)에는 n-형 확산 영역(106)이 형성된다.
또한, 상기 반도체 기판(100)의 트랜지스터 영역에는 n-형 확산 영역(108)과 n+형 확산 영역(112)이 형성된다.
또한, 상기 게이트 전극(104)을 포함한 반도체 기판(100)의 전면에 TEOS 산화막(109)이 형성되고, 상기 소오스/드레인 불순물 영역(112)의 표면에 금속 실리사이드막(112)이 형성되어 있다.
그리고 상기 반도체 기판(100)의 전면에 확산 저지용 질화막(116) 및 층간 절연막(117)이 차례로 형성되어 있다.
도 3a 내지 도 3i는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 고농도 제 1 도전형(P++형) 다결정 실리콘 등의 반도체 기판(100)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피 층(101)을 형성한다.
여기서, 상기 에피층(101)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 반도체 기판(100)의 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(102)을 형성한다.
그리고, 상기 소자 분리막(103)이 형성된 에피층(101) 전면에 게이트 절연막(103)과 도전층을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 각 트랜지스터의 게이트 전극(104)을 형성한다.
이어, 상기 게이트 전극(104)을 포함한 반도체 기판(100) 전면에 제 1 감광막(105)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역이 노출되도록 상기 제 1 감광막(105)을 선택적으로 패터닝한다.
그리고 상기 패터닝된 제 1 감광막(105)을 마스크로 이용하여 상기 노출된 상기 포토다이오드 영역에 저농도 n-형 불순물 이온을 주입하여 n-형 확산 영역(106)을 형성한다.
도 3b에 도시한 바와 같이, 상기 제 1 감광막(105)을 모두 제거한 다음, 상기 반도체 기판(100)의 전면에 제 2 감광막(107)을 도포하고 노광 및 현상 공정으로 상기 트랜지스터 영역이 노출되도록 상기 제 2 감광막(107)을 패터닝한다.
이어, 상기 패터닝된 제 2 감광막(107)을 마스크로 이용하여 상기 에피층(101)에 저농도 n-형 불순물 이온을 주입하여 저농도 n-형 확산 영역(108)을 형성한다.
여기서, 상기 포토 다이오드 영역의 n-형 확산 영역(106)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 n-형 확산 영역(108) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 3c에 도시한 바와 같이, 상기 제 2 감광막(107)을 모두 제거하고, 상기 반도체 기판(100) 전면에 TEOS막(109)을 약 200Å의 두께로 형성하고, 상기 TEOS막(109)상에 질화막(110)을 형성한다.
도 3d에 도시한 바와 같이, 상기 질화막(110)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(104)의 양측면에 질화막 측벽(110a)을 형성한다.
도 3e에 도시한 바와 같이, 상기 반도체 기판(100)의 전면에 제 3 감광막(111)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역과 소자 분리막(102)상에만 남도록 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(111)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 고농도 n+형 확산 영역(112)을 형성한다.
도 3f에 도시한 바와 같이, 상기 제 3 감광막(111)을 제거한 후, 열처리 공 정(예를 들면, 800℃ 이상의 급속 열처리 공정)을 실시하여 상기 n-형 확산 영역(106), 저농도 n-형 확산 영역(108) 및 고농도 n+형 확산 영역(112) 내의 불순물 이온을 확산시킨다.
이어, 상기 반도체 기판(100)의 전면에 실리사이드 블록킹층(113)을 형성한다.
도 3g에 도시한 바와 같이, 상기 실리사이드 블록킹층(114)상에 제 4 감광막(114)을 도포한 후, 노광 및 현상 공정으로 상기 제 4 감광막(114)을 선택적으로 패터닝하여 실리사이드가 형성될 영역을 정의한다.
이어, 상기 패터닝된 제 4 감광막(114)을 마스크로 이용하여 상기 노출된 실리사이드 블록킹층(113), TEOS막(109)을 선택적으로 제거하여 고농도 n+형 확산영역(112)의 표면을 노출시킨다.
도 3h에 도시한 바와 같이, 상기 제 4 감광막(114)을 제거하고, 상기 반도체 기판(100)의 전면에 고융점 금속막을 증착한 후, 의 열처리 공정을 실시하여 상기 고농도 n형 확산영역(112)의 표면에 금속 실리사이드막(115)을 형성한다.
이어, 상기 반도체 기판(100)과 반응하지 않는 고융점 금속막을 제거한다.
도 3i에 도시한 바와 같이, 상기 반도체 기판(100)의 전면에 질화막을 증착하여 확산 저지용 질화막(116)을 형성하고, 상기 확산 저지용 질화막(116)상에 층간 절연막(117)을 형성한다.
이후, 공정은 도시하지 않았지만, 상기 층간 절연막(117)의 상부에 파워 라 인, 칼라 필터층 및 마이크로렌즈 등을 형성하여 씨모스 이미지 센서를 제조한다.
현재 일반적인 씨모스 이미지 센서의 제조공정은 0.35 ~ 0.18㎛급의 기술을 이용한다.
더구나, 칩의 고집적화로 인하여 현재 0.18㎛급 이하의 기술개발이 치열하다. 한편, 0.25㎛급 이상의 기술에서는 써멀 버드갯(thermal budget)의 제한이 크다. 이는 실리사이드 채용에 따른 것으로서 실리사이드 형성후에는 고온(약 800℃ 이상) 공정이 허용되지 않기 때문에 암전류의 원인이 되는 불순물의 제거가 용이하지 않다.
한편, 종래 기술에서 LDD 이온주입과 포토 다이오드의 형성을 위한 이온 주입공정에 따른 열처리 공정과 소오스 및 드레인 이온주입 후 열처리 공정은 격자 손상의 회복과 활성화를 위하여 800℃이상의 고온 열처리가 가능하지만, 상기 층간 절연막(117)의 열처리 온도는 제한된다.
즉, 금속 실리사이드막(115)의 변형 및 샐로우 정션의 구현을 위해 700℃이내의 온도에서 열처리를 실시한다.
한편, 상기 층간 절연막(117)은 BPSG 계열을 사용하는데, 상기 BPSG는 온도를 올릴수록 불순물의 게더링 효과가 높아져서 이미지 센서의 제조 공정에서는 암전류를 올릴 수 있는 방법이 되지만 상기 열처리 온도의 조건으로 이를 구현하기가 어려웠다.
또한, 상기 층간 절연막(117)을 형성하기 전에 질화막으로 이루어진 확산 저지막(116)을 형성함으로써 스케일 다운시 포토다이오드 영역이 줄어들어 다이나믹 레인지가 줄어들게 되고 빛의 투과율이 떨어져 이미지 재현이 어렵게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 기판위에 게더링층을 형성과 동시에 고온의 어닐링 공정을 통해 암전류를 방지하도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키는 단계와, 상기 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 포토 다이오드 영역에 제 1 저농도 n형 확산영역을 형성하는 단계와, 상기 트랜지스터 영역에 제 2 저농도 n형 확산영역을 형성하는 단계와, 상기 반도체 기판의 전면에 버퍼층을 형성하고 상기 버퍼층이 상기 포토 다이오드 영역에만 남도록 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 식각 선택비가 다른 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막을 선택적으로 식각하여 상기 게이트 전극의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 포토다이오드 영역을 제외한 제 1 절연막을 선택적으로 제거하는 단계와, 상기 노출된 트랜지스터 영역에 고농도 n형 확산영역을 형성하는 단계와, 상기 고농도 n형 확산영역의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 4a 내지 도 4j는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 고농도 제 1 도전형(P++형) 다결정 실리콘 등의 반도체 기판(200)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피층(201)을 형성한다.
여기서, 상기 에피층(201)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
그리고, 상기 반도체 기판(200)을 포토다이오드 영역 및 트랜지스터 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(202)을 형성한다.
그 후, 상기 소자 분리막(202)이 형성된 에피층(201) 전면에 게이트 절연막(203)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 각 트랜지스터의 게이트 전극(204) 을 형성한다.
여기서, 상기 게이트 절연막(203)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있으며, 상기 도전층위에 실리사이드층을 더 형성하여 게이트 전극을 형성할 수 있다.
한편, 상기 게이트 전극(204) 및 반도체 기판(200)의 표면에 열산화 공정을 실시하여 열산화막(도시되지 않음)을 형성할 수도 있다.
또한, 상기 게이트 전극(204)의 폭은 종래의 게이트 전극폭보다 크게하여 상기 열산화막의 두께 증가량을 반영할 수도 있다.
이어, 상기 게이트 전극(204)을 포함한 반도체 기판(200) 전면에 제 1 감광막(205)을 도포한 후, 노광 및 현상 공정으로 상기 포토다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(205)을 마스크로 이용하여 상기 노출된 상기 포토다이오드 영역에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 제 1 저농도 n-형 확산영역(206)을 형성한다.
도 4b에 도시한 바와 같이, 상기 제 1 감광막(205)을 모두 제거한 다음, 상기 반도체 기판(200) 전면에 제 2 감광막(207)을 도포한 후, 노광 및 현상 공정으로 상기 트랜지스터 영역이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 2 감광막(207)을 마스크로 이용하여 상기 에피층(201)에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 트랜지스터 영역에 제 2 저농도 n-형 확산영역(208)을 형성한다.
여기서, 상기 포토 다이오드 영역의 제 1 저농도 n-형 확산영역(206)을 형성 하기 위한 불순물 이온 주입은 상기 트랜지스터 영역의 제 2 저농도 n-형 확산영역(208) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 4c에 도시한 바와 같이, 상기 제 2 감광막(207)을 모두 제거하고, 상기 반도체 기판(200) 전면에 화학 기상 증착 공정(저압 화학 기상 증착 공정)으로 O3-TEOS 산화막 또는 BPSG을 증착하여 버퍼층(209)을 형성한다.
한편, 상기 버퍼층(209)은 후속의 확산 저지 질화막의 과도 식각에 대한 공정 여유 분을 고려하여 400 ~ 3000Å의 두께로 형성한다.
또한, 상기 버퍼층(209)은 이후 제 2 절연막 측벽을 형성할 때 기판의 손상을 방지하고, 상기 버퍼층(209)은 불순물의 게더링층으로 사용되어 후속 고온 열처리를 이용하여 암전류를 효과적으로 줄일 수 있다.
도 4d에 도시한 바와 같이, 상기 버퍼층(209)상에 제 3 감광막(210)을 도포한 후, 노광 및 현상 공정으로 상기 포토 다이오드 영역에만 남도록 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(210)을 마스크로 이용하여 상기 버퍼층(209)을 선택적으로 제거한다.
여기서, 상기 버퍼층(209)을 식각하기 위한 식각 가스로 사일렌(SiH4)을 사용한다.
도 4e에 도시한 바와 같이, 상기 제 3 감광막(210)을 모두 제거하고, 상기 반도체 기판(200) 전면에 화학 기상 증착 공정(저압 화학 기상 증착 공정) 등으로 식각 선택비가 다른 제 1 절연막(211)과 제 2 절연막(212)을 차례로 증착한다.
여기서, 상기 제 1 절연막(211)은 산화막을 약 200Å의 두께로 형성하고, 상기 제 2 절연막(212)은 질화막을 사용한다.
한편, 상기 산화막은 열산화막 또는 TEOS 계열의 산화막을 사용할 수 있다.
도 4f에 도시한 바와 같이, 상기 제 1 절연막(211)과 제 2 절연막(212)의 식각 선택비가 다른 점을 이용하여 상기 제 2 절연막(212)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(204)의 양측면에 제 2 절연막 측벽(212a)을 형성한다.
이때, 상기 제 2 절연막(212)의 하부의 제 1 절연막(211)은 식각되지 않고 그대로 남아있다.
도 4g에 도시한 바와 같이, 상기 반도체 기판(200)상에 제 4 감광막(213)을 도포하고, 노광 및 현상 공정으로 상기 제 4 감광막(213)이 상기 포토 다이오드 영역과 상기 소자 분리막(202) 사이의 경계부 상에 남도록 패터닝한다.
이어, 상기 패터닝된 제 4 감광막(213)을 마스크로 이용하여 상기 노출된 제 1 절연막(211)을 선택적으로 식각한다.
그리고 상기 반도체 기판(200)의 트랜지스터 영역에 고농도 제 2 도전형(n+형) 불순물 이온을 주입하여 고농도 n+형 확산영역(214)을 형성한다.
도 4h에 도시한 바와 같이, 상기 제 4 감광막(213)을 제거하고, 상기 반도체 기판(200)에 800 ~ 1200℃의 온도에서 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 제 1 저농도 n-형 확산 영역(206), 제 2 저농도 n-형 확산영역 (208) 및 고농도 n+형 확산영역(214) 내의 불순물 이온을 확산시킨다.
한편, 상기 열처리 공정은 상기 제 1 저농도 n-형 확산 영역(206), 제 2 저농도 n-형 확산영역(208)을 형성한 후 1차로 실시하고, 상기 고농도 n+형 확산영역(214)을 형성한 후 2차로 실시할 수도 있다.
또한, 상기 제 1 저농도 n-형 확산 영역(206), 제 2 저농도 n-형 확산영역(208)을 형성한 후 1차로 실시할 때 상기 버퍼층(209)을 제거하여 노출된 상기 게이트 전극(204)의 표면에 20 ~ 100Å의 두께를 갖는 열산화막(도시되지 않음)을 성장시키면서 실시한다.
이어, 상기 반도체 기판(200)상에 고융점 금속막을 증착하고, 열처리 공정을 실시하여 상기 고농도 n형 확산영역(214)의 표면에 금속 실리사이드막(215)을 형성한다.
도 4i에 도시한 바와 같이, 상기 반도체 기판(200)의 전면에 확산 저지용 질화막(216)을 형성하고, 상기 확산 저지용 질화막(216)상에 제 5 감광막(217)을 도포한 후, 노광 및 현상 공정으로 상기 포토다이오드 영역을 제외한 부분에만 남도록 패터닝한다.
이어, 상기 패터닝된 제 5 감광막(217)을 마스크로 이용하여 상기 포토다이오드 영역 상부의 확산 저지용 질화막(216)을 선택적으로 제거한다.
도 4j에 도시한 바와 같이, 상기 제 5 감광막(217)을 제거하고, 상기 반도체 기판(200)의 전면에 층간 절연막(218)을 형성한다.
여기서, 상기 층간 절연막(218)은 사일렌 계열의 층간 절연막을 형성하여 그 속에 포함되어 있는 다량의 수소 이온으로 인하여 반도체 기판(200)의 댕글린 본드를 회복시킴으로써 암전류를 효과적으로 줄일 수도 있다.
또한, 본 발명에 의한 씨모스 이미지 센서의 제조시에 800 ~ 1200℃의 고온 열처리 공정을 통해 LDD 이온 주입과 포토 다이오드의 형성을 위한 이온 주입후 표면에 열산화막을 형성하여 버퍼층(209)을 선택적으로 제거할 때에 노출된 게이트 전극(204)의 손상을 회복시켜 소자의 신뢰성을 향상시킬 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 씨모스 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
첫째, 불순물 게더링층의 도입과 고온의 열처리 공정에 의해 불순물을 효과적으로 제거할 수가 있어 암전류를 줄일 수 있다.
둘째, 버퍼층에 의해 측벽을 형성할 때 기판의 손상을 방지하여 암전류를 줄일 수 있다.
셋째, 암전류를 줄임으로써 색 재현성을 향상시키어 이미지 센서의 해상도를 향상시킬 수 있다.

Claims (14)

  1. 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키는 단계;
    상기 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 포토 다이오드 영역에 제 1 저농도 n형 확산영역을 형성하는 단계;
    상기 트랜지스터 영역에 제 2 저농도 n형 확산영역을 형성하는 단계;
    상기 반도체 기판의 전면에 버퍼층을 형성하고 상기 버퍼층이 상기 포토 다이오드 영역에만 남도록 선택적으로 제거하는 단계;
    상기 반도체 기판의 전면에 식각 선택비가 다른 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계;
    상기 제 2 절연막을 선택적으로 식각하여 상기 게이트 전극의 양측면에 제 2 절연막 측벽을 형성하는 단계;
    상기 포토다이오드 영역을 제외한 제 1 절연막을 선택적으로 제거하는 단계;
    상기 노출된 트랜지스터 영역에 고농도 n형 확산영역을 형성하는 단계
    상기 고농도 n형 확산영역의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막은 산화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막은 질화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  4. 제 2 항에 있어서, 상기 산화막은 열산화막 또는 TEOS 계열의 산화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  5. 제 1 항에 있어서, 상기 버퍼층은 O3-TEOS막 또는 BPSG막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  6. 제 1 항에 있어서, 상기 버퍼층은 400 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  7. 제 1 항에 있어서, 상기 버퍼층은 사일렌 가스를 이용하여 선택적으로 제거하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  8. 제 1 항에 있어서, 상기 제 1, 제 2 저농도 n형 확산영역을 형성하고 1차로 열처리 공정을 실시하는 단계를 더 포함하여 형성함을 특징으로 하는 씨모스 이미 지 센서의 제조방법.
  9. 제 1 항에 있어서, 상기 고농도 n형 확산영역을 형성하고 2차로 열처리 공정을 실시하는 단계를 더 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 1차 및 2차 열처리는 800 ~ 1200℃의 온도에서 실시하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  11. 제 1 항에 있어서, 상기 식각 저지막은 질화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  12. 제 1 항에 있어서, 상기 층간 절연막은 사일렌계열의 절연막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  13. 제 1 항에 있어서, 상기 금속 실리사이드막을 형성한 후 상기 반도체 기판의 전면에 확산 저지막을 형성하고 상기 포토다이오드 영역 상부의 확산 저지막을 선택적으로 제거하는 단계를 더 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  14. 제 13 항에 있어서, 상기 잔류하는 확산 저지막을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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