KR100670703B1 - Capacitor of semiconductor memory device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 하부전극의 높이를 높이지 않으면서도 하부전극의 표면적을 증가시킬 수 있는 반도체메모리장치의 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 메모리 장치의 제조 방법은 스토리지노드홀이 형성된 캐패시터산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 상기 배리어메탈용 금속막을 형성하는 단계; 상기 폴리실리콘막과 상기 배리어메탈용 금속막을 모두 실리사이드 반응시켜 내벽 및 외벽에서 동시에 응집이 발생된 실리사이드를 형성하는 단계; 상기 응집이 발생된 실리사이드 상에 하부전극용 금속막을 형성하는 단계; 상기 캐패시터산화막 표면 상의 하부전극용 금속막과 실리사이드를 선택적으로 제거하여 상기 스토리지노드홀의 내부에 실린더 형태의 실리사이드와 하부전극을 형성하는 단계; 상기 캐패시터산화막을 선택적으로 제거하는 단계; 및 상기 실린더 형태의 하부전극을 포함한 전면에 유전막과 상부전극을 차례로 형성하는 단계를 포함하고, 이와 같이 하부전극의 두께감소 및 높이 증가없이도 응집이 발생된 실리사이드를 적용하여 하부전극의 표면적을 증대시키므로써 반도체 메모리 장치의 캐패시턴스를 충분히 확보할 수 있는 효과가 있다.The present invention provides a capacitor of a semiconductor memory device capable of increasing the surface area of a lower electrode without increasing the height of the lower electrode, and a method of manufacturing the semiconductor memory device of the present invention. Forming a polysilicon film on the formed capacitor oxide film; Forming a metal film for the barrier metal on the polysilicon film; Silicide-reacting both the polysilicon film and the barrier metal metal film to form silicide in which agglomeration occurs at the inner wall and the outer wall at the same time; Forming a metal film for a lower electrode on the silicide in which the aggregation occurs; Selectively removing a lower electrode metal layer and silicide on the surface of the capacitor oxide layer to form a silicide and a lower electrode having a cylindrical shape in the storage node hole; Selectively removing the capacitor oxide film; And sequentially forming a dielectric film and an upper electrode on the front surface including the lower electrode of the cylindrical shape, and thus increasing the surface area of the lower electrode by applying a silicide in which aggregation occurs without reducing the thickness and increasing the height of the lower electrode. Therefore, it is possible to sufficiently secure the capacitance of the semiconductor memory device.
캐패시터, 하부전극, 응집, 티타늄실리사이드, 급속열처리, TiNCapacitor, Bottom Electrode, Agglomeration, Titanium Silicide, Rapid Heat Treatment, TiN
Description
도 1은 종래기술에 따른 반도체 메모리 장치의 구조 단면도,1 is a cross-sectional view of a structure of a semiconductor memory device according to the prior art;
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조 단면도,2 is a cross-sectional view of a structure of a semiconductor memory device according to an embodiment of the present invention;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 필드산화막21
23 ; 층간절연막 24 : 스토리지노드콘택플러그23; Interlayer insulating film 24: storage node contact plug
25 : 식각배리어막 30 : 응집이 발생된 티타늄실리사이드25: etching barrier film 30: titanium silicide in which aggregation occurs
31a : TiN 하부전극 32 : 유전막31a: TiN lower electrode 32: dielectric film
33 : 상부전극33: upper electrode
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 장치의 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor of a semiconductor memory device and a method of manufacturing the same.
반도체메모리장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2 O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 모두 금속막으로 형성하는 방법(Metal Insulator Metal; MIM) 등이 제안되었다.As the minimum line width of semiconductor memory devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. Even if the area where the capacitor is formed is narrowed, the capacitor in the cell must secure a capacitance of at least about 25 fF required per cell. In order to form a capacitor having a high capacitance on such a small area, a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 is substituted for the silicon oxide film (ε = 3.8) and the nitride film (ε = 7). Method of using a material having a dielectric material as a dielectric film, and in order to effectively increase the area of the lower electrode, the lower electrode is three-dimensionally formed into a cylinder type, a concave type, or a MPS (Meta stable-Poly Silicon) A method of increasing the effective surface area of the lower electrode by 1.7 to 2 times by growing it, and a method of forming both the lower electrode and the upper electrode with a metal film (Metal Insulator Metal; MIM) have been proposed.
도 1은 종래기술에 따른 반도체 메모리 장치의 구조를 도시한 구조 단면도이다.1 is a cross-sectional view illustrating a structure of a semiconductor memory device according to the prior art.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 메모리 장치는, 소자간 분리를 위한 필드산화막(12)이 형성된 반도체 기판(11), 반도체 기판(11) 상부에 형성된 층간절연막(13), 층간절연막(13)을 관통하여 반도체 기판(11)의 일측에 연 결되는 스토리지노드콘택플러그(14), 스토리지노드콘택플러그(14) 표면 상에 형성된 배리어메탈(15), 배리어메탈(15) 상에 형성된 실린더형 하부전극(16), 하부전극(16) 상에 형성된 유전막(17) 및 유전막(17) 상에 형성된 상부전극(18)으로 구성된다.As shown in FIG. 1, the semiconductor memory device according to the related art includes a
도 1과 같은 종래기술에서, 배리어메탈(15)은 하부전극(16)과 스토리지노드콘택플러그(14)간 접촉저항 개선을 위해 도입된 것으로, 티타늄실리사이드(TiSi2)이다. 그리고, 하부전극(16)은 TiN이고, 스토리지노드콘택플러그(14)는 폴리실리콘막이다.In the prior art as shown in FIG. 1, the
위와 같이, 종래기술에서는 캐패시턴스 증대를 위해 하부전극(16)을 실린더 구조로 형성함과 동시에 금속막인 TiN으로 형성하고 있다.As described above, in the related art, the
여기서, 하부전극(16)으로 사용된 TiN은 막 특성상 RMS 값이 나빠서 거친 막질을 가지고 있기는 하나, TiN의 두께를 줄이거나 하부전극(16)의 높이를 높이지 않는 한 캐패시턴스 증대를 위한 하부전극의 표면적이 넓어지지 않는다.Here, although the TiN used as the
하지만, 캐패시턴스 증대를 위해 TiN의 두께를 줄이는 경우에는, 기본적으로 스텝커버리지(Step coverage)를 확보해야 하는 문제가 있을 뿐만 아니라 하부전극(16)의 바텀쪽에서 케미컬에 대한 취약한 문제가 있다. 즉, 실린더형 하부전극(16) 형성후 진행하는 습식딥아웃 공정시 사용하는 케미컬이 하부전극(16)의 바텀쪽을 관통하여 하부전극(16) 아래의 스토리지노드콘택플러그(14)나 층간절연막(12)에 어택을 주어 벙커(Bunker)와 같은 결함을 초래한다.However, in the case of reducing the thickness of TiN to increase the capacitance, there is a problem in that the step coverage (Step coverage) is basically secured, as well as a weak problem for the chemical at the bottom of the
그리고, 하부전극(16)의 높이를 높이는 경우에는 하부전극의 쓰러짐이 우려되어 그 적용이 쉽지 않다.In addition, when the height of the
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극의 높이를 높이지 않으면서도 하부전극의 표면적을 증가시킬 수 있는 반도체메모리장치의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and provides a capacitor and a method of manufacturing the semiconductor memory device capable of increasing the surface area of the lower electrode without increasing the height of the lower electrode. have.
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상기 목적을 달성하기 위한 본 발명의 반도체메모리장치의 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 반도체 기판의 일측에 연결되는 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그가 형성된 층간절연막 상에 상기 스토리지노드콘택플러그를 개방시키는 스토리지노드홀을 갖는 캐패시터산화막을 형성하는 단계; 상기 스토리지노드홀이 형성된 캐패시터산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 상기 배리어메탈용 금속막을 형성하는 단계; 상기 폴리실리콘막과 상기 배리어메탈용 금속막을 모두 실리사이드 반응시켜 내벽 및 외벽에서 동시에 응집이 발생된 실리사이드를 형성하는 단계; 상기 응집이 발생된 실리사이드 상에 하부전극용 금속막을 형성하는 단계; 상기 캐패시터산화막 표면 상의 하부전극용 금속막과 실리사이드를 선택적으로 제거하여 상기 스토리지노드홀의 내부에 실린더 형태의 실리사이드와 하부전극을 형성하는 단계; 상기 캐패시터산화막을 선택적으로 제거하는 단계; 및 상기 실린더 형태의 하부전극을 포함한 전면에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor memory device of the present invention for achieving the above object comprises the steps of forming an interlayer insulating film on the semiconductor substrate; Forming a storage node contact plug connected to one side of the semiconductor substrate through the interlayer insulating layer; Forming a capacitor oxide film having a storage node hole for opening the storage node contact plug on the interlayer insulating layer on which the storage node contact plug is formed; Forming a polysilicon film on the capacitor oxide film on which the storage node hole is formed; Forming a metal film for the barrier metal on the polysilicon film; Silicide-reacting both the polysilicon film and the barrier metal metal film to form silicide in which agglomeration occurs at the inner wall and the outer wall at the same time; Forming a metal film for a lower electrode on the silicide in which the aggregation occurs; Selectively removing a lower electrode metal layer and silicide on the surface of the capacitor oxide layer to form a silicide and a lower electrode having a cylindrical shape in the storage node hole; Selectively removing the capacitor oxide film; And sequentially forming a dielectric film and an upper electrode on the entire surface including the lower electrode of the cylindrical shape.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조 단면도이다.2 is a cross-sectional view illustrating a structure of a semiconductor memory device according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 소자간 분리를 위한 필드산화막(22)이 형성된 반도체 기판(21), 반도체 기판(21) 상부에 형성된 층간절연막(23), 층간절연막(23)을 관통하여 반도체 기판(21)의 일측에 연결되는 스토리지노드콘택플러그(24), 스토리지노드콘택플러그(24) 상에 연결된 실린더 형태의 TiN 하부전극(31a), TiN 하부전극 상에 형성된 유전막(32) 및 유전막(32) 상에 형성된 상부전극(33)을 포함한다.As shown in FIG. 2, in the semiconductor memory device according to the embodiment of the present invention, the
도 2에서, TiN 하부전극(31a)의 외곽에는 배리어메탈인 응집이 발생된 티타늄실리사이드(30)가 형성되는데, 이와 같이 응집이 발생된 티타늄실리사이드(30) 위에 형성되는 TiN 하부전극(31a)은 표면이 울퉁불퉁한 요철이 형성되어 표면적이 증대되고 있다.In FIG. 2,
그리고, 응집이 발생된 티타늄실리사이드(30)가 TiN 하부전극(31a)의 외곽에 형성되면서 스토리지노드콘택플러그(24)와 연결되므로 TiN 하부전극(31a)과 스토리지노드콘택플러그(24)간 접촉저항 특성이 개선된다.In addition, since the
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 캐패시터의 TiN 하부전극(31a)의 외곽에 응집이 발생된 티타늄실리사이드(30)를 형성해주므로써 두께 감소 및 높이 증가없이도 MPS(Meta stable Poly Silicon) 공정을 사용하는 것과 유사하게 TiN 하부전극(31a)의 표면적 증대를 구현하고 있다.As described above, the semiconductor memory device according to the embodiment of the present invention forms a
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.
도 3a에 도시된 바와 같이, 필드산화막(22)이 형성된 반도체기판(21) 상부에 층간절연막(23)을 형성한다. 여기서, 층간절연막(23)을 형성하기 전에 워드라인, 트랜지스터 및 비트라인이 형성되므로, 층간절연막(23)은 다층 구조일 수 있다.As shown in FIG. 3A, an interlayer
다음으로, 스토리지노드콘택마스크(도시 생략)로 층간절연막(23)을 식각하여 반도체 기판(21)의 일부를 노출시키는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 폴리실리콘을 매립시켜 스토리지노드콘택플러그(24)를 형성한다.Next, an
계속해서, 스토리지노드콘택플러그(24)가 매립된 층간절연막(23) 상에 식각배리어막(25)과 캐패시터산화막(capacitor oxide, 26)을 적층한다. 이때, 식각배리어막(25)은 후속 캐패시터산화막(26) 식각시 층간절연막(23)이 손실되는 것을 방지하기 위한 것으로, 캐패시터산화막(26)에 대해 선택비를 갖는 막이다. 예컨대, 식각배리어막(25)은 실리콘질화막(Si3N4)을 이용하고, 캐패시터산화막(26)은 BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma Oxide), TEOS(Tetra Ethyl Ortho Silicate) 또는 USG(Undoped Silicate Glass) 중에서 선택된다. 아울러, 캐패시터산화막(26)은 원하는 캐패시턴스를 확보할 수 있을 정도의 높이, 예를 들어 20000Å∼30000Å 두께로 형성된다. Subsequently, an
이어서, 캐패시터산화막(26)과 식각배리어막(25)을 연속해서 식각하여 캐패시터의 하부전극이 형성될 스토리지노드홀(Storage node hole, 27)을 형성한다. 이때, 스토리지노드홀(27)은 식각배리어막(25)을 식각배리어로 캐패시터산화막(26)을 식각하고 이후에 식각배리어막(25)을 선택적으로 식각하여 형성한다.Subsequently, the
도 3b에 도시된 바와 같이, 스토리지노드홀(27)을 포함한 캐패시터산화막(26) 상에 폴리실리콘막(28)을 증착하고, 폴리실리콘막(28) 상에 티타늄막(29)을 증착한다.As shown in FIG. 3B, a
이때, 폴리실리콘막(28)은 화학기상증착법(CVD)을 이용하여 증착하고, 티타늄막(29)은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD)을 이용하여 증착한다.At this time, the
자세히 살펴보면, 폴리실리콘막(28)은 1%의 SiH4이 포함된 PH3 가스를 이용하여 50Å∼200Å 두께로 증착한다. 이때, PH3 가스를 이용하는 이유는 폴리실리콘막(28)에 인(Phosphorous)을 도핑시켜 후속 열처리를 통해 티타늄막(29)과 반응하여 티타늄실리사이드를 형성할 때, 이 티타늄실리사이드가 전도성을 갖도록 하기 위함이다.In detail, the
그리고, 티타늄막(29)의 증착은, 600℃∼800℃ 온도에서 TiCl4 가스를 원료로 하고 TiCl4를 분해하는 반응가스로 수소 플라즈마(H2 plasma)를 이용하며, CVD 챔버내의 압력을 0.1torr∼10torr로 유지하면서 수소플라즈마를 발생시키기 위한 파워를 100W∼1000W로 인가하여 티타늄막(29)을 30Å∼ 150Å 두께로 증착한다.Then, the deposition of the
도 3c에 도시된 바와 같이, 열처리를 진행하여 스토리지노드홀(27)의 바닥 및 측벽, 그리고 캐패시터산화막(26)의 표면에 배리어메탈(Barrier metal)로 작용하는 티타늄실리사이드(30)를 형성한다.As shown in FIG. 3C, heat treatment is performed to form
이때, 티타늄실리사이드(30)는 티타늄막(29)과 폴리실리콘막(28)이 반응하여 형성되는 것으로, 티타늄실리사이드(30)를 형성하기 위한 열처리는 급속열처리(RTP)를 이용하여 티타늄실리사이드(30)가 응집(agglomeration) 현상이 일어나도록 한다. 위와 같은 급속열처리는 저압(Low pressure) 또는 상압(760torr)의 질소(N2) 분위기나 진공(Vacuum) 분위기에서 600℃∼850℃ 온도로 20초∼30분동안 진행하여, 폴리실리콘막(28)과 티타늄막(29)이 티타늄실리사이드(30)가 형성될 때 모두 소모되도록 한다.In this case, the
아울러, 열처리 시간을 장시간으로 하면, 티타늄실리사이드(30)의 응집밀도뿐만 아니라 응집 형태도 원하는 만큼 조절 가능하므로, 하부전극의 표면적 증가를 원하는 만큼 조절할 수 있다.In addition, if the heat treatment time is a long time, not only the cohesive density of the
이하, 티타늄실리사이드(30)를 '응집이 발생된 티타늄실리사이드(30)'라고 약칭한다.Hereinafter, the
도 3d에 도시된 바와 같이, 응집이 발생된 티타늄실리사이드(30)를 포함한 전면에 화학기상증착법을 이용하여 하부전극이 되는 TiN(31, 이하 'CVD TiN'이라고 약칭함)을 증착한다. As illustrated in FIG. 3D, TiN (hereinafter, abbreviated as 'CVD TiN'), which becomes a lower electrode, is deposited on the entire surface including the
이때, CVD TiN(31)은 TiCl4를 원료물질로 하고 NH3를 반응가스로 하여 500 ℃∼700℃ 온도에서 증착하며, 그 두께는 캐패시터의 집적도나 하부전극의 높이, 폭 등에 따라 결정되는데, 본 발명에서는 100Å∼300Å 정도로 증착한다.At this time, CVD TiN (31) is deposited at a temperature of 500 ℃ to 700 ℃ using TiCl 4 as a raw material and NH 3 as a reaction gas, the thickness is determined according to the integration degree of the capacitor, the height, the width of the lower electrode, etc. In the present invention, deposition is carried out at about 100 mW to 300 mW.
한편, 하부전극이 되는 금속막으로는 CVD TiN(31) 외에도 ALD TiN, CVD WN, CVD Ru, ALD Ru 또는 ALD Pt 중에서 선택될 수 있다. 여기서, CVD TiN(31) 대신에 ALD TiN을 증착하는 경우에는 원자층증착법(Atomic Layer Deposition)이 화학기상증착법(CVD)에 비해 스텝커버리지(Step coverage)가 우수한 것으로 알려져 있으므 로, 표면적 증가 효과가 CVD TiN에 비해 커질 수 있다.Meanwhile, the metal film serving as the lower electrode may be selected from ALD TiN, CVD WN, CVD Ru, ALD Ru, or ALD Pt in addition to the
도 3e에 도시된 바와 같이, 스토리지노드홀(27)의 내부에만 TiN 하부전극(31a)이 형성되도록 하는 하부전극 분리(bottom electrode isolation) 공정을 진행하여 실린더 형태의 TiN 하부전극(31a)을 형성한다. 이때, 하부전극 분리 공정은, 캐패시터산화막(26) 상부에 형성된 CVD TiN(31)을 화학적기계적연마(CMP)나 에치백(Etchback) 등의 방법으로 제거하여 스토리지노드홀(27)의 내부에 실린더 형태의 TiN 하부전극(31a)을 형성하는 것으로, CVD TiN(31)을 제거할 때 연마재나 식각된 입자 등의 불순물이 실린더 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지가 좋은 예컨대, 포토레지스트로 실린더 내부를 모두 채운 후에, 캐패시터산화막()의 표면이 노출될 때까지 연마 또는 에치백을 수행하고, 실린더 내부의 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다. As shown in FIG. 3E, a bottom electrode isolation process is performed such that the
도 3f에 도시된 바와 같이, 습식딥아웃 공정을 진행하여 캐패시터산화막(26)을 제거한다. 이때, 습식 딥아웃 공정은 불산(HF) 용액을 이용한다.As shown in FIG. 3F, the
위와 같은 습식딥아웃 공정시에 배리어메탈로 작용하는 응집이 발생된 티타늄실리사이드(30)를 스토리지노드콘택플러그(24)보다 위쪽에 형성되도록 하므로써 습식딥아웃공정시 케미컬에 대해 안전한 공정을 구현할 수 있다.By forming the
다음으로, 캐패시터산화막(26) 제거후에 드러나는 TiN 하부전극(31a) 상부에 유전막(32)과 상부전극(33)을 차례로 형성한다.Next, the dielectric film 32 and the
이때, 유전막(32)은 CVD Ta2O5, ALD Al2O3, ALD TiO2
, ALD HfO2, 또는 이들의 적층막을 이용하며, 상부전극(33)은 CVD TiN, ALD TiN, CVD TiN 또는 ALD TiN 위에 PVD TiN이나 CVD W을 증착한 적층막, CVD Ru 또는 ALD Ru 중에서 선택된다. 여기서, CVD는 화학기상증착법을 이용한 것이고, ALD는 원자층증착법을 이용한 것이며, PVD는 물리기상증착법을 이용한 것이다.In this case, the dielectric film 32 may be formed using CVD Ta 2 O 5 , ALD Al 2 O 3 , ALD TiO 2 , ALD HfO 2 , or a laminated film thereof, and the
상술한 실시예에 따르면, 배리어메탈로 사용하는 응집이 발생된 티타늄실리사이드(30)를 폴리실리콘막으로 형성한 스토리지노드콘택플러그(24) 상부뿐만 아니라 실린더 형태의 하부전극(31a)의 외곽에 형성해주므로써, 하부전극(31a)의 외곽이 응집이 발생된 티타늄실리사이드(30)의 응집현상으로 요철이 발생되어 표면적이 증대되고 있다.According to the above-described embodiment, not only the storage node contact plug 24 formed of the polysilicon film but the
상술한 실시예에서는 하부전극으로 TiN을 사용한 경우에 대해서 설명하였으나, 본 발명은 하부전극과 상부전극으로 금속막을 사용하는 MIM 구조의 캐패시터에 모두 적용 가능하며, 응집이 발생된 실리사이드로는 티타늄실리사이드 외에 탄탈륨실리사이드(Ta-silicide), 몰리브덴실리사이드(Mo-silicide) 또는 코발트실리사이드(Co-silicide)가 적용 가능하다.In the above-described embodiment, the case in which TiN is used as the lower electrode has been described. However, the present invention is applicable to both the MIM structure capacitor using the metal film as the lower electrode and the upper electrode. Tantalum silicide (Ta-silicide), molybdenum silicide (Mo-silicide) or cobalt silicide (Co-silicide) is applicable.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 하부전극의 두께감소 및 높이 증가없이도 하부전극의 표면적을 증대시키므로써 반도체 메모리 장치의 캐패시턴스를 충분히 확보할 수 있는 효과가 있다. The present invention described above has the effect of sufficiently securing the capacitance of the semiconductor memory device by increasing the surface area of the lower electrode without reducing the thickness and increasing the height of the lower electrode.
또한, 배리어메탈로 작용하는 티타늄실리사이드를 스토리지노드콘택플러그보다 위쪽에 형성되도록 하므로써 후속 습식딥아웃공정시 케미컬에 대해 안전한 공정을 구현할 수 있는 효과가 있다.
In addition, since the titanium silicide acting as a barrier metal is formed above the storage node contact plug, there is an effect that a safe process for chemicals can be implemented during the subsequent wet deep-out process.
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