KR100669553B1 - Storage electrode formation method of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 콘택 플러그 내의 질화막 스페이서가 식각되어 형성된 크레바스 내에 제 1 Ti층을 형성하고 열처리 공정을 수행하여 실리사이드를 형성하여 상기 크레바스를 매립하고 다음에 저장 전극 영역 전체 표면에 제 2 Ti층을 형성하고 플라즈마 열처리 공정을 수행하여 TiN층으로 변환시킨다. 이로 인해 하부 전극 및 폴리 실리콘의 접촉으로 인한 저항을 감소시키며 캐패시터의 페일 유발을 방지하며 신뢰도를 향상시키는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a first Ti layer is formed in a crevass formed by etching nitride spacers in a contact plug, and a heat treatment process is performed to form silicides to fill the crevasses, and then the entire storage electrode region. A second Ti layer is formed on the surface and converted into a TiN layer by performing a plasma heat treatment process. This relates to a technique for reducing the resistance due to the contact between the lower electrode and polysilicon, preventing the capacitor from failing, and improving reliability.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 저장 전극 형성 방법을 도시한 단면도들. 1A to 1E are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the prior art.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 저장 전극 형성 방법을 도시한 단면도들. 2A to 2H are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the present invention.
< 도면의 주요 부분에 대한 부호 설명><Description of Signs for Main Parts of Drawings>
10, 100 : 반도체 기판 12, 110 : 소자 분리막10, 100:
14, 120 : 게이트 전극 16, 130 : 제 1 층간 절연막14, 120:
17, 140 : 비트 라인 18, 150 : 제 2 층간 절연막17, 140:
20, 160 : 질화막 스페이서 22, 170 : 콘택 플러그 20, 160:
24, 180 : 질화막 26, 190 : 산화막24, 180:
28, 200 : 저장 전극 영역 30, 210 : 크레바스28 and 200:
32, 220 : 제 1 Ti층 34, 240 : 제 2 Ti층32, 220:
36, 260 : 하부 전극 230 : Ti 실리사이드층36, 260: lower electrode 230: Ti silicide layer
250 : TiN층250 TiN layer
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 콘택 플러그 내의 질화막 스페이서가 식각되어 형성된 크레바스 내에 제 1 Ti층을 형성하고 열처리 공정을 수행하여 실리사이드를 형성하여 상기 크레바스를 매립하고 다음에 저장 전극 영역 전체 표면에 제 2 Ti층을 형성하고 플라즈마 열처리 공정을 수행하여 TiN층으로 변환시킨다. 이로 인해 하부 전극 및 폴리 실리콘의 접촉으로 인한 저항을 감소시키며 캐패시터의 페일 유발을 방지하며 신뢰도를 향상시키는 반도체 소자의 저장 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a first Ti layer is formed in a crevass formed by etching nitride spacers in a contact plug, and a heat treatment process is performed to form silicides to fill the crevasses, and then the entire storage electrode region. A second Ti layer is formed on the surface and converted into a TiN layer by performing a plasma heat treatment process. Accordingly, the present invention relates to a method of forming a storage electrode of a semiconductor device, which reduces resistance due to contact between a lower electrode and polysilicon, prevents a capacitor from failing, and improves reliability.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 1a를 참조하면, 게이트 전극(14)이 구비된 반도체 기판(10) 상부에 제 1 층간 절연막(16), 비트 라인(17) 및 제 2 층간 절연막(18)을 형성하고 질화막 스페이서(20)가 형성된 콘택 플러그(22)를 형성한다. Referring to FIG. 1A, a first
도 1b를 참조하면, 콘택 플러그(22) 및 제 2 층간 절연막(18) 상부에 질화막(24) 및 산화막(26)을 형성하고, 산화막(26)을 식각하여 저장 전극 영역(28)을 형성한다. Referring to FIG. 1B, the
도 1c를 참조하면, 산화막(26)을 마스크로 질화막(24)을 식각하는 과정에서 콘택 플러그(22) 내의 질화막 스페이서(20)가 동시에 식각되어 크레바스(30)를 형성된다.
Referring to FIG. 1C, in the process of etching the
도 1d를 참조하면, 저장 전극 영역(28) 전체 표면에 Ti층(32)을 형성한다. 이때, 크레바스(30)가 Ti층(32)으로 완전히 매립되지 않는다. Referring to FIG. 1D, the
도 1e를 참조하면, Ti층(32) 표면에 하부 전극(36)을 형성한다. Referring to FIG. 1E, the
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 콘택 플러그 측벽의 질화막 스페이서가 식각 정지막과 동일한 물질로 형성되어 상기 식각 정지막을 제거하는 과정에서 상기 질화막 스페이서가 일부 식각되어 크레바스가 발생한다. 이로 인해 하부 전극이 폴리 전극과 접촉되어 저항이 증가하게 되어 캐패시터의 페일을 유발시키고 상기 트러배스로 유입되는 하부 전극은 피복이 우수하지 않기 때문에 상기 크레바스를 완전히 채우지 못하여 전극으로 동작되지 않고 공극을 유발시켜 하부 전극에 증착된 캐패시터의 신뢰도를 감소시키는 문제점이 있다. In the method of manufacturing a semiconductor device according to the related art, the nitride spacers of the contact plug sidewalls are formed of the same material as the etch stop layer, and the nitride spacers are partially etched in the process of removing the etch stop layer, thereby generating crevasses. As a result, the lower electrode is in contact with the poly-electrode to increase resistance, causing the capacitor to fail, and since the lower electrode flowing into the trough is not coated, the crab cannot be completely filled and does not operate as an electrode, causing voids. This reduces the reliability of the capacitor deposited on the lower electrode.
상기 문제점을 해결하기 위하여, 콘택 플러그 내의 질화막 스페이서가 식각되어 형성된 크레바스 내에 제 1 Ti층을 형성하고 열처리 공정을 수행하여 실리사이드를 형성하여 상기 크레바스를 매립하고 다음에 저장 전극 영역 전체 표면에 제 2 Ti층을 형성하고 플라즈마 열처리 공정을 수행하여 TiN층으로 변환시킨다. 이로 인해 하부 전극 및 폴리 실리콘의 접촉으로 인한 저항을 감소시키며 캐패시터의 페일 유발을 방지하며 신뢰도를 향상시키는 반도체 소자의 저장 전극 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problem, the first Ti layer is formed in the crevasses formed by etching the nitride film spacers in the contact plugs, and a heat treatment process is performed to form silicides to fill the crevasses, and then the second Tis are formed on the entire surface of the storage electrode region. The layer is formed and converted into a TiN layer by performing a plasma heat treatment process. Accordingly, an object of the present invention is to provide a method of forming a storage electrode of a semiconductor device, which reduces resistance due to contact between a lower electrode and polysilicon, prevents a capacitor from failing, and improves reliability.
본 발명에 따른 반도체 소자의 저장 전극 형성 방법은 The storage electrode forming method of a semiconductor device according to the present invention
층간 절연막 내에 질화막 스페이서를 측벽에 구비한 콘택 플러그를 형성하는 단계와,Forming a contact plug having a nitride film spacer on the sidewall in the interlayer insulating film;
상기 절연막 상부에 질화막 및 산화막의 적층 구조를 형성하는 단계와,Forming a stacked structure of a nitride film and an oxide film on the insulating film;
상기 적층 구조와 소정 두께의 질화막 스페이서를 식각하여 상기 콘택 플러그를 노출시키는 저장 전극 영역과 크레바스를 형성하는 단계와,Etching the laminated structure and the nitride layer spacer having a predetermined thickness to form a storage electrode region and a crevasate exposing the contact plug;
상기 저장 전극 영역 표면에 적어도 크레바스를 매립하는 제 1 Ti층을 형성하는 단계와,Forming a first Ti layer filling at least crevasses on a surface of the storage electrode region;
제 1 열처리 공정을 수행하여 상기 크레바스 내에 Ti 실리사이드층을 형성하는 단계와,Performing a first heat treatment process to form a Ti silicide layer in the crevasses;
상기 제 1 Ti층의 미반응 부분을 제거하고, 상기 저장 전극 영역의 전체 표면에 제 2 Ti층을 형성하는 단계와,Removing the unreacted portion of the first Ti layer and forming a second Ti layer on the entire surface of the storage electrode region;
질소 분위기에서 제 2 열처리 공정을 수행하여 TiN층을 형성하는 단계와,Performing a second heat treatment process in a nitrogen atmosphere to form a TiN layer;
상기 TiN층 상부에 하부 전극을 형성하는 단계Forming a lower electrode on the TiN layer
를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 저장 전극 형성 방법을 도시한 단면도들이다. 2A to 2H are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the present invention.
도 2a를 참조하면, 게이트 전극(120)이 구비된 반도체 기판(100) 상부에 제 1 층간 절연막(130), 비트 라인(140) 및 제 2 층간 절연막(150)을 형성한다. 다음 에, 제 2 층간 절연막(150), 비트 라인(140) 및 제 1 층간 절연막(130)을 식각하여 질화막 스페이서(160)가 형성된 콘택 플러그(170)를 형성한다. Referring to FIG. 2A, a first
도 2b를 참조하면, 상기 층간 절연막 상부에 질화막(180) 및 산화막(190)의 적층 구조를 형성하고, 산화막(190)을 식각하여 저장 전극 영역(200)을 형성한다. Referring to FIG. 2B, a stacked structure of the
도 2c를 참조하면, 저장 전극 영역(200)이 식각된 산화막(190)을 마스크로 질화막(190) 및 소정 두께의 질화막 스페이서(160)를 식각하여 콘택 플러그(170)를 노출시키는 저장 전극 영역(200)와 크레바스(210)를 형성한다. Referring to FIG. 2C, the
여기서, 크레바스(210)는 질화막(190)을 식각하는 과정에서 동일물질로 형성된 질화막 스페이서(160)가 소정 두께 식각되어 갈라진 틈이 발생된다. 이를 크레바스(210)라고 한다. Here, in the process of etching the
도 2d를 참조하면, 저장 전극 영역(200) 표면에 적어도 크레바스(210)가 매립되는 제 1 Ti층(220)을 형성한다. 여기서, 제 1 Ti층(220) 형성 공정은 CVD 또는 ALD 방식으로 5 내지 500Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 2D, a
도 2e를 참조하면, 제 1 열처리 공정을 수행하여 크레바스(210) 내에 Ti 실리사이드층(230)을 형성한다. Referring to FIG. 2E, a
상기 제 1 열처리 공정은 150 내지 300℃/sec 온도상승률을 유지하면서 500 내지 1000℃의 온도에서 N2 또는 NH3의 환원가스를 사용하여 수행하는 것이 바람직하다. 이때, 크레바스(210) 내의 제 1 Ti층(220)은 제 1 열처리 공정을 수행한 후에 체적이 증가되면서 크레바스(210)를 완전히 매립하는 Ti 실리사이드층(230)으로 변화된다. The first heat treatment process is preferably carried out using a reducing gas of N 2 or NH 3 at a temperature of 500 to 1000 ℃ while maintaining a 150 to 300 ℃ / sec temperature rise rate. At this time, the
다음에, 제 1 Ti층(220)의 미반응 부분을 제거하는데, 상기 미반응된 제 1 Ti층(220)을 제거하는 공정은 NH4OH, H2O2 및 H2O의 혼합 용액을 사용하는 것이 바람직하다. 이때, 상기 혼합 용액은 NH4OH : H2O2 : H2O의 비율이 1~10 : 4~40 : 20~99 인 것이 바람직하며, 더 바람직하게는 1 : 4 : 20의 비율로 혼합된다. 또한, 상기 혼합 용액은 25 내지 200℃의 온도에서 적용되는 것이 바람직하다. Next, the unreacted portion of the
도 2f를 참조하면, 저장 전극 영역(200)의 전체 표면에 제 2 Ti층(240)을 형성한다. 제 2 Ti층(240) 형성 공정은 100 내지 700℃의 온도에서 5 내지 1000Å의 두께로 형성한다. Referring to FIG. 2F, the
도 2g를 참조하면, 질소 분위기에서 제 2 열처리 공정을 수행하여 TiN층(250)을 형성한다. 제 2 열처리 공정은 플라즈마 에너지를 적용하여 수행하되, 10 내지 2000Watt의 파워, 0.1 내지 100Torr의 압력, 100 내지 700℃의 온도에서 수행하는 것이 바람직하다. 상기 플라즈마 에너지 발생 가스는 NH3를 사용하며, N2, Ar 및 Ne의 환원 가스를 혼합하여 사용하는 것이 바람직하다. Referring to FIG. 2G, a
도 2h를 참조하면, TiN층(250) 상부에 하부 전극(260)을 형성한다. 하부 전극(260)은 TiN, W, WN, Ir, Ru, Pt, IrOx 또는 RuOx로 형성하며, CVD, PVD 또는 ALD방식으로 10 내지 1000Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 2H, a
본 발명에 따른 반도체 소자의 저장 전극 형성 방법은 콘택 플러그 내의 질 화막 스페이서가 식각되어 형성된 크레바스 내에 제 1 Ti층을 형성하고 열처리 공정을 수행하여 실리사이드를 형성하여 상기 크레바스크레바스고 다음에 저장 전극 영역 전체 표면에 제 2 Ti층을 형성하고 플라즈마 열처리 공정을 수행하여 TiN층으로 변환시킨다. 이로 인해 하부 전극 및 폴리 실리콘의 접촉으로 인한 저항을 감소시키며 캐패시터의 페일 유발을 방지하며 신뢰도를 향상시키는 효과가 있다. In the method of forming a storage electrode of a semiconductor device according to the present invention, a first Ti layer is formed in a crevass formed by etching nitride spacers in a contact plug, and a heat treatment process is performed to form silicides, and then the entire storage electrode region. A second Ti layer is formed on the surface and converted into a TiN layer by performing a plasma heat treatment process. This reduces the resistance due to the contact between the lower electrode and the polysilicon, prevents the capacitor from failing, and improves reliability.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are claimed in the following claims It should be seen as belonging to a range.
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