KR100660331B1 - Manufacturing method of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 55
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims abstract description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 30
- 230000008569 process Effects 0.000 claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- XSTXAVWGXDQKEL-UHFFFAOYSA-N Trichloroethylene Chemical group ClC=C(Cl)Cl XSTXAVWGXDQKEL-UHFFFAOYSA-N 0.000 claims description 3
- UBOXGVDOUJQMTN-UHFFFAOYSA-N trichloroethylene Natural products ClCC(Cl)Cl UBOXGVDOUJQMTN-UHFFFAOYSA-N 0.000 claims description 3
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
- H10D30/0213—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation providing different silicide thicknesses on gate electrodes and on source regions or drain regions
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
- H10D64/668—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the layer being a silicide, e.g. TiSi2
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Abstract
소오스와 드레인 상에는 금속층을 얇게 형성하여 실리사이데이션의 깊이를 낮게 하고, 게이트 상에는 금속층을 두껍게 형성하여 충분한 깊이의 실리사이데이션이 발생되게 하는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 소자격리막에 의해 소자격리영역과 액티브영역으로 정의되는 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하여 게이트를 형성하는 단계; 상기 액티브 영역 상의 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 게이트 및 스페이서를 포함하는 상기 반도체 기판 전면에 제1 금속층을 증착하는 단계; 상기 금속층 상에 감광막을 도포하고, 적어도 상기 게이트를 포함하는 영역이 노출되도록 상기 감광막을 선택적으로 제거함으로써 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 포함하는 반도체 기판 전면에 제2 금속층을 증착하는 단계; 상기 감광막 패턴 및 상기 감광막 패턴 상에 형성된 제2 금속층을 제거하는 단계; 및 열처리공정을 통하여 상기 반도체 기판의 표면과 제1 금속층의 계면 및 상기 게이트에 실리사이드를 형성하는 단계; 를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention in which a thin metal layer is formed on a source and a drain to lower silicide depth, and a thick metal layer is formed on a gate to generate silicide of sufficient depth. Forming a gate through the gate insulating layer on the active region of the semiconductor substrate defined by the device isolation layer and the device isolation region and the active region; Forming a spacer on the gate sidewall on the active region; Depositing a first metal layer on an entire surface of the semiconductor substrate including the gate and spacers; Forming a photoresist pattern by applying a photoresist on the metal layer and selectively removing the photoresist such that at least the region including the gate is exposed; Depositing a second metal layer on an entire surface of the semiconductor substrate including the photoresist pattern; Removing the photoresist pattern and the second metal layer formed on the photoresist pattern; And forming silicide on an interface between the surface of the semiconductor substrate and the first metal layer and the gate through a heat treatment process. It includes.
Description
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
2: 반도체 기판 4: 소자격리막2: semiconductor substrate 4: device isolation film
6: 게이트 절연막 8: 게이트6: gate insulating film 8: gate
10: 스페이서 12: 제1 금속층10: spacer 12: first metal layer
13: 감광막 패턴 14: 제2 금속층13: photosensitive film pattern 14: second metal layer
16: 실리사이드 18: 실리사이드16: silicide 18: silicide
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 게이트 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device.
기술의 발전으로 인하여 반도체 소자의 크기가 감소함에 따라 실리콘으로 형성된 게이트가 여러 가지 한계를 드러내게 되자, 이러한 문제를 해결하기 위해 메탈을 이용하여 게이트를 형성하는 기술이 제안된바 있지만, TiN, TaN, 및 TiSiN 등 을 이용한 메탈 게이트는 NMOS, PMOS 의 일함수(Work Function)가 변하지 않는 문제점이 있었다.As the size of the semiconductor device decreases due to the development of technology, a gate formed of silicon reveals various limitations. To solve this problem, a technique of forming a gate using metal has been proposed. However, TiN, TaN, Metal gates using TiSiN and the like have a problem in that work functions of NMOS and PMOS do not change.
따라서, 현재는 그 대안으로 실리사이드(Silicide)를 게이트 전체에 형성시킨 FUSI(Fully Silicided) 게이트를 형성하는 방법이 제시되고 있다. 이러한 FUSI 게이트는 주입된 불순물 이온에 의해 일함수가 일반 폴리실리콘과 비슷한 범위에서 변화하기 때문에 메탈게이트의 단점을 보완할 수 있고, 또한 폴리 실리콘의 표면에만 형성되던 실리사이드를 전제적으로 형성시킬 수 있어 일반 메탈 게이트 보다 성능이 뛰어나는 장점이 있다.Accordingly, a method of forming a Fully Silicided (FUSI) gate in which silicide is formed throughout the gate is proposed. The FUSI gate can compensate for the shortcomings of the metal gate because the work function is changed in a range similar to that of the general polysilicon by implanted impurity ions, and can also form silicide that was formed only on the surface of polysilicon entirely. It has the advantage of better performance than metal gate.
그러나, 이러한 FUSI 게이트는 소스와 드레인에 형성되는 실리사이드가 너무 깊숙하게 형성되기 때문에 정션 리퀴지(Junction leakage)를 유발시킬 수 있다는 문제점이 있다.However, this FUSI gate has a problem that it may cause junction leakage because the silicide is formed in the source and drain too deep.
이러한 문제점은 소오스와 게이트가 형성될 영역 상에 선택적 에픽텍셜 성장공정을 통해 실리콘을 형성한 후, 불순물 이온을 주입하고 실리사이드를 형성함으로써 해결할 수도 있지만, 이러한 경우 공정이 복잡해 지면. 특히 화학 기계적 연마공정(Chemical Mechanical Polishing: CMP)을 추가적으로 실시해야 하기 때문에 스크래치(Scratch) 및 잔여물(Residue) 등에 의해 반도체 소자의 특성이 저하된다는 문제점이 있다.This problem can be solved by forming silicon through a selective epitaxial growth process on the region where the source and gate will be formed, and then implanting impurity ions and forming silicide, but in this case, the process becomes complicated. In particular, since chemical mechanical polishing (CMP) must be additionally performed, there is a problem that characteristics of the semiconductor device are degraded due to scratches and residues.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 소오스와 드레인 상에는 금속층을 얇게 형성하여 실리사이데이션의 깊이를 낮게 하고, 게이트 상에는 금 속층을 두껍게 형성하여 충분한 깊이의 실리사이데이션이 발생되게 하는 반도체 소자의 제조방법을 제공하는 것을 그 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and the semiconductor device is formed by forming a thin metal layer on the source and drain to lower the depth of silicidation, and by forming a thick metal layer on the gate to generate silicide of sufficient depth It is a technical subject to provide the manufacturing method of the.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 소자격리막에 의해 소자격리영역과 액티브영역으로 정의되는 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하여 게이트를 형성하는 단계; 상기 액티브 영역 상의 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 게이트 및 스페이서를 포함하는 상기 반도체 기판 전면에 제1 금속층을 증착하는 단계; 상기 금속층 상에 감광막을 도포하고, 적어도 상기 게이트를 포함하는 영역이 노출되도록 상기 감광막을 선택적으로 제거함으로써 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 포함하는 반도체 기판 전면에 제2 금속층을 증착하는 단계; 상기 감광막 패턴 및 상기 감광막 패턴 상에 형성된 제2 금속층을 제거하는 단계; 및 열처리공정을 통하여 상기 반도체 기판의 표면과 제1 금속층의 계면 및 상기 게이트에 실리사이드를 형성하는 단계; 를 포함한다.In the semiconductor device manufacturing method according to an embodiment of the present invention for achieving the above object, the gate is formed on the active region of the semiconductor substrate defined by the device isolation layer and the device isolation region and the active region. Doing; Forming a spacer on the gate sidewall on the active region; Depositing a first metal layer on an entire surface of the semiconductor substrate including the gate and spacers; Forming a photoresist pattern by applying a photoresist on the metal layer and selectively removing the photoresist such that at least the region including the gate is exposed; Depositing a second metal layer on an entire surface of the semiconductor substrate including the photoresist pattern; Removing the photoresist pattern and the second metal layer formed on the photoresist pattern; And forming silicide on an interface between the surface of the semiconductor substrate and the first metal layer and the gate through a heat treatment process. It includes.
또한, 상기 감광막 패턴은 상기 게이트 및 상기 스페이서를 포함하는 영역을 노출시키도록 형성하는 것을 특징으로 한다.The photoresist pattern may be formed to expose an area including the gate and the spacer.
또한, 상기 감광막 패턴 형성단계는, 상기 감광막 패턴의 표면을 경화하는 단계를 더 포함하고, 상기 감광막 패턴의 표면은 트리클로로에틸렌을 이용하여 경화하며, 상기 감광막 패턴의 경화단계에서, 상기 감광막 패턴을 역경사 구조로 형성함으로써 상부의 폭을 하부의 폭보다 더 넓게 형성하는 것을 특징으로 한다. 이 때, 상기 감광막 패턴의 상부 간격은 상기 게이트의 폭과 동일하고, 하부 간격은 상기 게이트와 상기 스페이서의 폭을 합한 것과 동일하도록 형성하는 것을 특징으로 한다.The photoresist pattern forming step may further include curing the surface of the photoresist pattern, wherein the surface of the photoresist pattern is cured using trichloroethylene, and the curing of the photoresist pattern is performed. The width of the upper portion is formed to be wider than the width of the lower portion by forming the reverse slope structure. In this case, the upper interval of the photoresist pattern may be equal to the width of the gate, and the lower interval may be formed to be equal to the sum of the widths of the gate and the spacer.
또한, 상기 제1 및 제2 금속층은 Co, Ni, 또는 Ti로 형성되는 것을 특징으로 하고, 상기 제1 금속층은 10~200Å의 두께로 증착되고, 상기 게이트 상에 형성되는 제2 금속층은 상기 게이트 두께의 1/4~1/2의 두께로 증착되는 것을 특징으로 한다.In addition, the first and the second metal layer is characterized in that formed of Co, Ni, or Ti, the first metal layer is deposited to a thickness of 10 ~ 200Å, the second metal layer formed on the gate is the gate It is characterized by being deposited to a thickness of 1/4 ~ 1/2 of the thickness.
또한, 상기 제2 금속층은 물리기상증착법(PVD)에 의해 증착되는 것을 특징으로 한다.In addition, the second metal layer is characterized by being deposited by physical vapor deposition (PVD).
또한, 상기 실리사이드 형성단계에서의 열처리 공정은 급속열처리공정(RTP)을 이용하여 400~1000℃의 온도로 10~200초 동안 수행되는 것을 특징으로 한다.In addition, the heat treatment process in the silicide forming step is characterized in that it is carried out for 10 to 200 seconds at a temperature of 400 ~ 1000 ℃ using a rapid heat treatment (RTP).
상기 실시예가 변형된 실시예에 있어서, 상기 실리사이드 형성단계에서의 열처리 공정은 전기로를 이용하여 수행되는 것을 특징으로 한다.In an embodiment in which the embodiment is modified, the heat treatment process in the silicide forming step is performed using an electric furnace.
또한, 상기 실리사이드 형성단계 이후에 실리사이드화 되지 않은 제1 및 제2 금속층을 제거하는 단계를 더 포함하며, 상기 실리사이드화 되지 않은 제1 및 제2 금속층 제거단계 이후, 급속열처리공정법(RTP) 이용하여 2차 열처리공정을 수행하여 실리사이드를 안정화하는 단계를 더 포함하는 것을 특징으로 한다. 이때, 상기 급속열처리공정은 500~1000℃의 온도로 5~200초 동안 수행되는 것을 특징으로 한다.The method may further include removing the non-silicided first and second metal layers after the silicide formation, and using the rapid heat treatment (RTP) process after removing the non-silicided first and second metal layers. By performing a secondary heat treatment process characterized in that it further comprises the step of stabilizing the silicide. At this time, the rapid heat treatment process is characterized in that performed for 5 to 200 seconds at a temperature of 500 ~ 1000 ℃.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(2) 에 소자격리막을 형성함으로써 소자격리영역과 액티브영역을 정의하고, 반도체 기판(2)의 액티브 영역 상에 게이트 절연막(6)을 개재하여 게이트(8)를 형성한다. 그리고, 반도체 기판(2) 상의 게이트(8) 측벽에 스페이서(10)를 형성한다.First, as shown in FIG. 1A, an isolation layer and an active region are defined by forming an isolation layer in the
도 2b에 도시된 바와 같이, 게이트(8) 및 스페이서(10)를 포함하는 반도체 기판 전면에 제1 금속층(12)을 증착한다. 이때 제1 금속층(12)은 후속공정에서 실리사이드를 형성하기 위해 Co, Ni, 또는 Ti 등으로 형성되며, 후속공정에서 소오스(미도시) 및 드레인(미도시) 영역 상에 형성되는 실리사이드가 깊숙하게 형성되는 것을 방지하기 위하여 제1 금속층(12)은 10~200Å의 두께로 형성하는 것이 바람직하다.As shown in FIG. 2B, the
도 2c에 도시한 바와 같이, 제1 금속층(12) 상에 감광막을 도포하고, 적어도 상기 게이트를 포함하는 영역이 노출되도록 감광막을 패터닝하여 감광막 패턴(13)을 형성한다. 즉, 감광막 패턴(13) 사이의 간격이 게이트(8)의 폭보다 넓게 형성되도록 하는 것이다.As shown in FIG. 2C, a photoresist film is coated on the
바람직한 실시예에 있어서, 트리클로로에틸렌 등을 이용하여 감광막 패턴(13)의 표면을 경화시킴으로서, 감광막 패턴(13)의 단면이 상부의 폭이 하부의 폭보다 넓은 역경사 구조를 갖도록 형성한다. 이로 인해, 감광막 패턴(13)의 상부 간격은 게이트(8)의 폭과 동일하게 형성되고, 하부 간격은 게이트(8)와 스페이서(10) 의 폭을 합한 것과 동일하게 형성된다.In a preferred embodiment, the surface of the
다음으로, 도 2d에 도시된 바와 같이, 감광막 패턴(13) 상에 제2 금속층(14)을 적층하는데, 바람직한 실시예에 있어서, 제2 금속층(14)은 물리기상증착(Physical Vapor Deposition: PVD)법에 의해 증착한다. 즉, 감광막 패턴(13)이 역경사 구조로 형성되어 있기 때문에, 제2 금속층(14)은 감광막 패턴(13)의 상부와 게이트(8)의 상부에 형성된다. 이때 제2 금속층(14)은 제1 금속층(12)과 마찬가지로 후속공정에서 실리사이드를 형성하기 위해 Co, Ni, 또는 Ti 등으로 형성되며, FUSI(Fully Silicide)를 형성하기 위해 두껍게 증착하는데, 바람직한 실시예에 있어서, 제2 금속층(10)은 게이트 두께의 1/4~1/2 두께로 증착한다.Next, as shown in FIG. 2D, a
도 1e에 도시된 바와 같이, 감광막 패턴(13) 및 감광막 패턴(13) 상에 증착된 제2 금속층(14)을 제거함으로써 게이트(8) 상에만 제2 금속층(14)이 남도록 한다.As shown in FIG. 1E, the
도 1f에 도시된 바와 같이, 게이트(8) 및 반도체 기판(2)의 표면과 제1 금속층(12)의 계면에 실리사이드를 형성하기 위하여 열처리 공정을 수행한다. 일 실시예에 있어서 열처리 공정은 급속열처리공정(Rapid Thermal Process)을 이용하여 400~1000℃의 온도로 10~200초 동안 수행할 수 있다.As shown in FIG. 1F, a heat treatment process is performed to form silicide at an interface between the surface of the
이러한 열처리 공정을 통하여 두껍게 형성된 제2 금속층(14a)과 반응하는 게이트(8)에는 실리사이드(16)가 깊숙히 형성되고, 얇게 형성된 제1 금속층(12)과 반응하는 반도체 기판(2)의 소오스 및 드레인 영역에는 실리사이드(18, 20)가 얇게 형성된다. Through the heat treatment process,
마지막으로, 도 1g에 도시한 바와 같이, 반도체 기판(2)으로부터 실리사이드화 되지 않은 제1 금속층(12a) 및 제2 금속층(14a)을 제거함으로써 반도체 소자를 형성한다.Finally, as shown in FIG. 1G, the semiconductor element is formed by removing the unsilicided
이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 예컨대, 본 실시예에 있어서는, 실리사이드 형성을 위한 열처리공정을 급속열처리공정을 이용하여 수행하는 것으로 기재하였지만, 변형된 실시예에 있어서는 전기로에서 열처리를 수행함으로써 실리사이드를 형성할 수도 있다.The above described embodiments are to be understood in all respects as illustrative and not restrictive. For example, in the present embodiment, the heat treatment process for silicide formation is described as using a rapid heat treatment process, but in the modified embodiment, the silicide may be formed by performing heat treatment in an electric furnace.
또한, 실리사이드화되지 않은 제1 및 제2 금속층을 제거한 이후 형성된 실리사이드 상을 안정화하기 위해 2차 열처리공정을 수행할 수 있다. 이때 급속열처리공정(RTP)은 500~1000℃의 온도로 5~200초 동안 수행하는 것이 바람직하다.In addition, a second heat treatment process may be performed to stabilize the silicide phase formed after removing the unsilicided first and second metal layers. At this time, the rapid heat treatment (RTP) is preferably performed for 5 to 200 seconds at a temperature of 500 ~ 1000 ℃.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.
상술한 바와 같이 본 발명에 따르면, 소오스와 드레인 영역 상에는 실리사이드가 깊숙히 형성되지 않기 때문에, 정션 리퀴지(Junction Leakage)를 감소시킬 수 있다는 효과가 있다.As described above, according to the present invention, since silicide is not deeply formed on the source and drain regions, there is an effect of reducing the junction leakage.
또한, 본 발명에 따르면 화학 기계적 연막공정을 사용하지 않기 때문에, 공 정을 대폭 감소시킬 수 있을 뿐만 아니라, 화학 기계적 연마공정으로 인한 결함(Defect)의 발생을 저지할 수 있다는 효과도 있다.In addition, according to the present invention, since the chemical mechanical smoke screening process is not used, not only can the process be greatly reduced, but also there is an effect that the occurrence of defects due to the chemical mechanical polishing process can be prevented.
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132005A KR100660331B1 (en) | 2005-12-28 | 2005-12-28 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132005A KR100660331B1 (en) | 2005-12-28 | 2005-12-28 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100660331B1 true KR100660331B1 (en) | 2006-12-22 |
Family
ID=37815227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132005A Expired - Fee Related KR100660331B1 (en) | 2005-12-28 | 2005-12-28 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100660331B1 (en) |
-
2005
- 2005-12-28 KR KR1020050132005A patent/KR100660331B1/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20051228 |
|
| PA0201 | Request for examination | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20061114 |
|
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20061215 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20061218 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20091125 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101124 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
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|
| PC1903 | Unpaid annual fee |