KR100657086B1

KR100657086B1 - Test device for semiconductor memory device

Info

Publication number: KR100657086B1
Application number: KR1020040048989A
Authority: KR
Inventors: 우탁균
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-06-28
Filing date: 2004-06-28
Publication date: 2006-12-13
Anticipated expiration: 2024-06-28
Also published as: KR20060000273A

Abstract

본 발명은 반도체 메모리 소자의 테스트 장치에 관한 것으로써, 특히, 디램 소자의 스페셜 디스턴스 테스트시 워드라인의 엑티브 횟수를 줄임으로써 테스트 시간을 줄일 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 테스트 모드시 어드레스 패드로부터 인가되는 어드레스를 테스트용 디코더를 통해 디코딩하여 셀 블럭 내에서 복수개의 워드라인 중 4배수 간격으로 워드라인을 엑티브 시키도록 한다. 이러한 본 발명은 테스트 시간을 단축시켜 반도체 소자의 수율을 향상시키고 소자 생산의 원가를 절감시킬 수 있게 된다. The present invention relates to a test apparatus for a semiconductor memory device, and more particularly, discloses a technique for reducing test time by reducing the number of active word lines during a special distance test of a DRAM device. To this end, the present invention decodes an address applied from an address pad in a test mode through a test decoder to activate word lines at intervals of four times among a plurality of word lines in a cell block. The present invention can shorten the test time to improve the yield of semiconductor devices and to reduce the cost of device production.

Description

Test circuit of semiconductor memory device

도 1은 본 발명에 따른 반도체 메모리 소자의 테스트 장치를 설명하기 위한 도면. 1 is a view for explaining a test apparatus of a semiconductor memory device according to the present invention.

도 2는 본 발명에 따른 반도체 메모리 소자의 테스트 장치에 관한 구성도. 2 is a block diagram of a test apparatus for a semiconductor memory device according to the present invention;

도 3은 도 2의 테스트용 디코더에 관한 상세 회로도. FIG. 3 is a detailed circuit diagram of a test decoder of FIG. 2. FIG.

본 발명은 반도체 메모리 소자의 테스트 장치에 관한 것으로써, 특히, 디램 소자의 스페셜 디스턴스 테스트시 워드라인의 엑티브 횟수를 줄임으로써 테스트 시간을 줄일 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test apparatus for a semiconductor memory device, and more particularly, a technology for reducing test time by reducing the number of word line active times during a special distance test of a DRAM device.

일반적으로 반도체 메모리 장치, 예를 들어 디램(DRAM)의 셀과 셀 사이의 누설전류를 테스트 하는 방법 중에서 특정 로우에 해당하는 셀들에 특정 데이타를 쓰고 인접한 로우에 상기 특정 데이타와 반대 극성을 갖는 데이타를 기억시킨 후, 일정 시간 활성화(Activation) 시키는 스페셜 테스트(Special test) 방법을 널리 사용하고 있다. In general, a method of testing a leakage current between cells of a semiconductor memory device, for example, a DRAM, writes specific data to cells corresponding to a specific row and writes data having opposite polarity to the specific data in an adjacent row. After the memory, a special test method for activating a certain time is widely used.

특히, 근래에 들어 디램의 집적도가 증가함에 따라 셀의 크기가 점점 작아지고 있다. 이에 따라, 셀과 셀 사이의 간격이 작아지면서 셀과 셀 사이에 누설전류가 발생할 수 있다. In particular, in recent years, as the integration degree of DRAM increases, the size of the cell becomes smaller and smaller. As a result, a leakage current may occur between the cell and the cell while the gap between the cell becomes smaller.

따라서, 스페셜 디스턴스(Distance) 테스트 방법을 이용하여 공정이 완료된 웨이퍼의 테스트시에 셀과 셀 사이에 발생하는 절연(Isolation) 누설(Leakage)전류의 불량을 테스트하도록 한다. Therefore, a special distance test method is used to test the failure of the isolation leakage current generated between the cell and the cell during the test of the completed wafer.

그런데, 종래의 스페셜 디스턴스 테스트 방법은 512개의 워드라인을 구비하는 미니 셀 블럭(셀의 갯수는 512K)에서 하나의 워드라인씩 테스트를 수행하기 때문에 테스트 시간이 길어지게 되는 문제점이 있다. However, the conventional special distance test method has a problem in that the test time is lengthened because the test is performed one word line in a mini cell block having 512 word lines (the number of cells is 512 K).

즉, 고집적화된 반도체 메모리 장치에서 미니 셀 블럭 내의 512개의 워드라인에 하나씩 스트레스를 인가시키고, 데이타를 리드한 이후에 다시 다음 워드라인에 스트레스를 가하여 스트레스에 따른 셀의 우량/불량 여부를 테스트한다. That is, in a highly integrated semiconductor memory device, stress is applied to each of the 512 word lines in the mini-cell block one by one, and the next word line is stressed again after the data is read to test whether the cell is excellent or defective due to the stress.

따라서, 종래의 스페셜 디스턴스 테스트 방법으로 1개의 셀씩 테스트를 수행할 경우 총 512번의 스트레스를 가하여야 하기 때문에 테스트 시간이 오래 걸리게 되고 결국 이러한 테스트 시간의 증가는 반도체 소자의 원가를 상승시키는 요소로 작용하게 되는 문제점이 있다. Therefore, when the test is performed one cell by the conventional special distance test method, a total of 512 stresses must be applied, and thus the test time takes a long time. Therefore, the increase of the test time increases the cost of the semiconductor device. There is a problem.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 디램 소자의 스페셜 디스턴스 테스트시 워드라인의 엑티브 횟수를 줄임으로써 테스트 시간을 줄일 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, an object of the present invention is to reduce the test time by reducing the number of active word lines during a special distance test of a DRAM device.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 테스트 장치는, 테스트 모드시 입력되는 어드레스를 디코딩하여 복수개의 배선 중 적어도 어느 하나를 선택하기 위한 디코딩 신호를 출력하는 테스트용 디코더; 일 방향으로 일정 간격 이격되어 이웃하는 열과 어긋나게 배열되는 복수개의 활성영역; 및 복수개의 배선과 연결되어 디코딩 신호에 따라 선택된 적어도 어느 하나의 배선에 전압이 인가될 경우 선택적으로 활성화되고, 복수개의 활성영역과 동일한 방향으로 일정 간격 이격되며 상기 복수개의 활성영역 중 각 활성영역과 두 군데 교차하는 막대 형상으로 배열되는 복수개의 워드라인을 구비하되, 복수개의 워드라인은 일정수 단위로 각 배선과 연결되어, 복수개의 워드라인은 일정 배수 간격으로 동시에 활성화됨을 특징으로 한다. A test apparatus for a semiconductor memory device of the present invention for achieving the above object includes a test decoder for decoding an address input in a test mode and outputting a decoded signal for selecting at least one of a plurality of wires; A plurality of active regions spaced apart at regular intervals in one direction and arranged to deviate from neighboring columns; And selectively activated when a voltage is applied to at least one of the wires connected to the plurality of wires and selected according to the decoding signal, and spaced apart at regular intervals in the same direction as the plurality of active areas. A plurality of word lines arranged in a bar shape intersecting two places are provided, and the plurality of word lines are connected to each wire by a predetermined number, and the plurality of word lines are simultaneously activated at predetermined multiple intervals.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 1은 본 발명에 따른 반도체 메모리 소자의 테스트 장치를 설명하기 위한 도면이다. 1 is a view for explaining a test apparatus of a semiconductor memory device according to the present invention.

먼저, 본 발명은 반도체 기판(미도시) 상에 가로축 방향으로 일정 간격 이격되어 막대 형상으로 배열된 복수개의 워드라인 WL1~WL8을 구비한다. 그리고, 본 발명은 가로축 방향으로 일정 간격 이격되어 배열되고 이웃하는 열과 어긋나게 배열되는 복수개의 활성영역(10)을 구비한다. First, the present invention includes a plurality of word lines WL1 to WL8 arranged on a semiconductor substrate (not shown) in a bar shape spaced apart at regular intervals in a horizontal axis direction. In addition, the present invention includes a plurality of active regions 10 arranged to be spaced apart at regular intervals in the horizontal axis direction and arranged to be shifted from neighboring columns.

예를 들어, 복수개(예를 들어, 512개)의 워드라인 WL으로 구성되어 있는 미니 셀 블럭에서 하나의 워드라인 WL1을 선택한다. 이때, 모든 활성영역(10)의 셀에는 하이 데이타가 저장된 상태이고, 셀의 불량을 검증하기 위해 선택된 워드라인 WL1에 걸려있는 셀(11)에만 로우 데이타를 기록한다. For example, one word line WL1 is selected from a mini cell block including a plurality of word lines WL (for example, 512). At this time, high data is stored in the cells of all active regions 10, and low data is written only to the cells 11 hanging on the selected word line WL1 to verify the cell failure.

그리고, 테스트 하고자 하는 워드라인 WL1의 엑티브 시간을 6㎳ 이상 엑티브시킴으로써 필드 트랜지스터를 형성한다. 이에 따라, 셀(11)과 인접한 셀(12,13,14)에 누설전류가 있을 경우 셀(11)의 데이타가 하이가 되어 셀의 불량 여부를 테스트할 수 있다. 여기서, 테스트 하고자 하는 워드라인 WL1은 1~10㎳ 동안 엑티브 시키는 것이 바람직하다. The field transistor is formed by activating the active time of the word line WL1 to be tested for 6 ms or more. Accordingly, when there is a leakage current in the cells 12, 13, and 14 adjacent to the cell 11, the data of the cell 11 becomes high to test whether the cell is defective. Here, the word line WL1 to be tested is preferably activated for 1 to 10 ms.

즉, 복수개의 워드라인 WL1~WL8 중 워드라인 WL1이 엑티브되면 워드라인 WL2~WL4에 연관되는 좌/우 3개의 셀(12,13,14)에만 영향을 끼치게 된다. 따라서, 워드라인 WL1이 엑티브되었을 경우 셀(11)로부터 영향이 미치지 않는 4배수의 워드라인 WL5은 동시에 엑티브 시키더라도 무방하다. That is, when the word line WL1 of the plurality of word lines WL1 to WL8 is activated, only the left and right three cells 12, 13, and 14 associated with the word lines WL2 to WL4 are affected. Therefore, if the word line WL1 is activated, the four-fold word line WL5 which is not affected by the cell 11 may be activated at the same time.

이러한 본 발명은 후술하는 도 2의 테스트용 디코더(20)를 사용하여 512개의 워드라인 WL 중 128개의 워드라인 WL을 모두 엑티브시켜 스트레스를 인가시킴으로써 워드라인 WL을 4번만 엑티브 시키는 방법으로 미니 셀 블럭을 테스트할 수 있다. 이에 따라, 본 발명은 미니 셀 블럭의 테스트 시간을 감소시켜 반도체 소자의 제조 원가를 절감시킬 수 있는 효과를 제공한다. The present invention uses the test decoder 20 of FIG. 2 to be described later. In this way, the word line WL is activated four times by applying stress by activating all 128 word line WLs among the 512 word line WLs. You can test Accordingly, the present invention provides the effect of reducing the test time of the mini-cell block to reduce the manufacturing cost of the semiconductor device.

도 2는 본 발명에 따른 반도체 메모리 소자의 테스트 장치에 관한 상세 회로도이다. 2 is a detailed circuit diagram of a test apparatus for a semiconductor memory device according to the present invention.

상술된 테스트를 수행하기 위해 테스트용 디코더(20)는 입력되는 어드레스 ADD0,ADD1를 디코딩하여 모든 워드라인 WL1~WL8을 4개의 배선 L1~L4 중 어느 하나에 연결한다. In order to perform the above-described test, the test decoder 20 decodes the input addresses ADD0 and ADD1 and connects all the word lines WL1 to WL8 to any one of the four wires L1 to L4.

즉, 스페셜 디스턴스 테스트 모드의 수행시 어드레스 패드로부터 입력되는 어드레스 ADD0,ADD1에 의해 4개의 배선 L1~L4 중 어느 하나를 선택하기 위한 신호가 입력되면 테스트용 디코더(20)에서 어드레스 ADD0,ADD1를 디코딩하여 하나의 배선 L을 선택하게 된다. That is, when a signal for selecting any one of the four wires L1 to L4 is input by the addresses ADD0 and ADD1 input from the address pad during the special distance test mode, the test decoder 20 decodes the addresses ADD0 and ADD1. One wire L is selected.

그리고, 복수개의 배선 L1~L4의 배선 중 어느 하나의 배선 L에 전압을 가하면, 이와 연결되어 있는 워드라인 WL이 4배수의 단위로 엑티브된다. 예를 들어, 복수개의 배선 L1~L4 중 배선 L1에 전압을 인가할 경우 이와 연결된 4배수 간격의 워드라인 WL1,WL5,WL9...., 총 128개의 워드라인 WL이 동시에 인에이블된다. When a voltage is applied to any one of the wirings L of the plurality of wirings L1 to L4, the word line WL connected thereto is activated in units of four multiples. For example, when a voltage is applied to the wiring L1 of the plurality of wirings L1 to L4, the word lines WL1, WL5, WL9..., Which are connected to the multiples of the plurality of lines, are simultaneously enabled.

이에 따라, 하나의 미니 셀 블럭당 워드라인 WL을 4번 엑티브하여 테스트를 수행할 수 있게 된다. Accordingly, the test can be performed by activating the word line WL four times per one mini cell block.

도 3은 도 2의 테스트용 디코더(20)에 관한 상세 회로도이다. FIG. 3 is a detailed circuit diagram of the test decoder 20 of FIG. 2.

테스트용 디코더(20)는 복수개의 인버터 IV1~IV4와, 복수개의 앤드게이트 AND1~AND4를 구비한다. The test decoder 20 includes a plurality of inverters IV1 to IV4 and a plurality of AND gates AND1 to AND4.

여기서, 앤드게이트 AND1는 어드레스 ADD0와 어드레스 ADD1을 앤드연산하고, 그 출력이 배선 L1과 연결된다. 앤드게이트 AND2는 인버터 IV1의 출력과 어드레스 ADD1을 앤드연산하고, 그 출력이 배선 L2와 연결된다. 앤드게이트 AND3는 어드레스 ADD0와 인버터 IV2의 출력을 앤드연산하고, 그 출력이 배선 L3와 연결된다. 앤드게이트 AND4는 인버터 IV3,IV4의 출력을 앤드연산하고, 그 출력이 배선 L4와 연결된다. Here, the AND gate AND1 performs an AND operation on the address ADD0 and the address ADD1, and its output is connected to the wiring L1. The AND gate AND2 performs an AND operation on the output of the inverter IV1 and the address ADD1, and the output thereof is connected to the wiring L2. The AND gate AND3 performs an AND operation on the address ADD0 and the output of the inverter IV2, and the output is connected to the wiring L3. The AND gate AND4 performs an AND operation on the outputs of the inverters IV3 and IV4, and the output is connected to the wiring L4.

이러한 구성을 갖는 테스트용 디코더(20)는 입력되는 어드레스 ADD0,ADD1를 디코딩하여 복수개의 배선 L1~L4 중 어느 하나의 배선 L을 선택할 수 있도록 한다. 예를 들어, 어드레스 ADD0,ADD1이 모두 하이 데이타로 입력될 경우 앤드게이트 AND1에 의해 배선 L1이 활성화된다. 이에 따라, 배선 L1에 연결된 4배수 간격의 워드라인 WL1,WL5..들이 모두 활성화되어 셀과 셀 사이의 누설전류를 테스트할 수 있게 된다. The test decoder 20 having such a configuration decodes the input addresses ADD0 and ADD1 so that any one of the plurality of wirings L1 to L4 can be selected. For example, when both addresses ADD0 and ADD1 are input as high data, the wiring L1 is activated by the AND gate AND1. Accordingly, the word lines WL1, WL5 .. with multiples of four times connected to the wiring L1 are all activated to test the leakage current between the cells.

이상에서 설명한 바와 같이, 본 발명은 테스트 시간을 단축시켜 반도체 소자의 수율을 향상시키고 소자 생산의 원가를 절감시킬 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect of shortening the test time to improve the yield of semiconductor devices and to reduce the cost of device production.

Claims

A test decoder configured to decode an address input in a test mode and output a decoded signal for selecting at least one of a plurality of wires;

A plurality of active regions spaced apart at regular intervals in one direction and arranged to deviate from neighboring columns; And

When a voltage is applied to at least one of the wires connected to the plurality of wires and selected according to the decoding signal, the voltage is selectively activated, spaced at a predetermined interval in the same direction as the plurality of active areas, and each of the plurality of active areas. A plurality of word lines arranged in a bar shape that intersects the area;

And the plurality of word lines are connected to the respective wires in predetermined number units, and the plurality of word lines are simultaneously activated at predetermined multiple intervals.

delete

The test apparatus of claim 1, wherein the plurality of word lines are simultaneously activated at multiples of four times.

The test apparatus of claim 1, wherein each of the plurality of active regions is connected to cross two word lines.

The test apparatus of claim 1, wherein the test decoder includes a plurality of AND gates to decode the input address.