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KR100655083B1 - 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법 - Google Patents

반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법 Download PDF

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KR100655083B1
KR100655083B1 KR1020050039153A KR20050039153A KR100655083B1 KR 100655083 B1 KR100655083 B1 KR 100655083B1 KR 1020050039153 A KR1020050039153 A KR 1020050039153A KR 20050039153 A KR20050039153 A KR 20050039153A KR 100655083 B1 KR100655083 B1 KR 100655083B1
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KR
South Korea
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pull
resistance value
impedance
transistor array
code data
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김태형
권지석
조욱래
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삼성전자주식회사
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Abstract

본 발명은 해상도를 증가시킴이 없이도 풀업과 풀다운 간의 저항 미스매치를 줄일 수 있는 반도체 장치에서의 임피던스 콘트롤 회로를 개시한다. 본 발명에 따른 임피던스 콘트롤 회로는, 외부 설정저항과 풀업 트랜지스터 어레이간에 연결된 검출 패드로 제1 출력값을 생성하고, 풀업 제어코드 데이터 및 풀다운 제어코드 데이터에 응답하여 풀업 및 풀다운 트랜지스터 어레이 간에 공통 접속된 저항 디바이더 단으로 제2 출력값을 출력하는 임피던스 검출부와; 상기 임피던스 검출부의 상기 풀업 및 풀다운 트랜지스터 어레이와 동일한 트랜지스터 어레이를 가지며, 상기 풀업 및 풀다운 제어코드 데이터의 양자화 에러를 보상하기 위하여 상기 트랜지스터 어레이에 추가로 연결된 보상 유닛을 갖는 출력 드라이버와; 상기 임피던스 검출부의 상기 제1 출력값 및 상기 제2 출력값이 설정된 기준값과 동일한 값으로 되도록 하기 위해 비교 및 카운팅 동작을 행하여 상기 풀업 및 풀다운 제어코드 데이터를 생성하는 임피던스 제어부를 구비한다. 본 발명에 따르면, 풀업과 풀다운 간의 저항 미스매치가 디지털 콘트롤 해상도의 절반으로 줄어들게 되므로, 전송에러나 리시버의 셋업/홀드 윈도우에 미치는 영향이 대폭적으로 줄어든다.
반도체 장치, 임피던스 매칭, 풀업 및 풀다운 임피던스, 양자화 에러

Description

반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스 콘트롤 방법{Impedance control circuit in semiconductor device and impedance control method}
도 1은 전형적인 반도체 장치에서의 임피던스 콘트롤 회로의 블록도
도 2는 종래기술에 따라 도 1내의 회로 블록들의 구체적 예를 보여주는 회로도
도 3은 도 2에 따른 풀업 및 풀다운 저항 미스매치의 예를 보인 도면
도 4는 본 발명의 실시예에 따라 도 1내의 회로 블록들의 구체적 예를 보여주는 회로도
도 5는 도 4에 따른 풀업 및 풀다운 저항 미스매치의 감소 예를 보인 도면
도 6은 본 발명의 다른 실시예에 따라 도 1내의 회로 블록들의 구체적 예를 보여주는 회로도
도 7은 본 발명의 효과를 보여주기 위해 풀업과 풀다운 간의 저항 매칭관계를 보여주는 그래프도
본 발명은 반도체 장치의 임피던스 콘트롤 분야에 관한 것으로, 특히 풀업과 풀다운 간의 저항 미스매치를 줄일 수 있는 반도체 장치에서의 임피던스 콘트롤 회로 및 방법에 관한 것이다.
전형적으로, 반도체 장치들은 외부(outside world)로 또는 외부로부터의 데이터를 전송하기 위한 핀들과, 내부 데이터를 외부로 제공하는 데이터 출력회로(데이터 출력버퍼 및 드라이버 회로)를 포함하고 있다. 반도체 장치가 전기적 제품내로 합체될 경우에 상기 핀들은 탑재기판상의 프린티드 와이어링(printed wiring)등과 같은 전송라인에 연결되어진다. 이 핀들은 탑재 기판상에 존재하는 플로팅 캐패시턴스 또는 부하 캐패시턴스(파라스틱 캐패시턴스)를 충전 및 방전할 것이 요구되어진다. 이 경우 출력 신호가 최적으로 전송되기 위해서는 출력 임피던스와 전송라인의 임피던스간에 매칭이 이루어져야 하고, 입력 신호가 왜곡없이 수신되기 위해서는 전송라인의 임피던스와 입력 임피던스간에 매칭이 이루어져야 한다. 본 분야에서 전자는 통상적으로 출력 임피던스(ZQ)콘트롤 이라고 불려지고, 후자는 칩 터미네이션(ZT) 콘트롤 이라고 흔히 불려진다. 통상적으로, 출력 임피던스 콘트롤은 출력 드라이버에 대하여 행해지고, 칩 터미네이션 콘트롤은 입력 터미네이터에 대하여 행해진다.
한편, 전기적 제품의 동작스피드가 고속화됨에 따라 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스 매칭(miss matching, 부정합)에 따른 출력신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스 매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 출력 임피던스(ZQ)콘트롤이나 칩 터미네이션(ZT) 콘트롤이 제대로 수행되지 못하여 출력단이나 입력단에서 임피던스 미스 매칭이 발생되면 출력신호나 입력신호는 왜곡될 수 있다. 따라서, 어떤 반도체 장치가 상기 왜곡된 출력신호를 리시버로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 초래될 수 있다.
따라서 반도체 장치 중 일부의 고속 반도체 메모리 장치는 외부의 반도체 소자와의 입/출력 임피던스 매칭을 수행하기 위해 프로그래머블 임피던스 콘트롤 스킴을 수행해 왔다. 그러한 프로그래머블 임피던스 콘트롤을 수행하는 프로그래머블 임피던스 콘트롤(이하 PIC) 회로의 예는 미국특허등록 번호 U.S.P. No. 6,307,424호에 개시되어 있다.
임피던스 콘트롤의 수행에 있어서, HSTL(High Speed Transceiver Logic)인터페이스를 예를 들 경우에, 1개의 엑스트라(extra)핀을 사용해서 약 수십오옴(Ω)사양내에서 원하는 출력임피던스 값을 갖도록 콘트롤 하는 방식이 주로 사용되어진다. 그러한 방식이 채용된 반도체 메모리 장치에서 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 원하는 출력임피던스 값을 설계된 대로 정확히 제대로 얻는 것이 어렵게 되는 경우가 많은데, 이를 해결하기 위해 임피던스 값 을 적응적으로 보정하는 것이 필요하게 된다. 그러한 임피던스 콘트롤 방법에 관한 선행기술들 중의 하나는 미국특허등록 번호 U.S.P. No. 6,456,124호에 개시되어 있다.
최근에 고속 데이터 전송에 있어서 데이터 전송 레이트(rate)가 더욱 증가됨에 온 칩 터미네이션(On Chip Termination)에 대한 요구가 날로 증가되고 있다. 온 칩 터미네이션의 경우에 출력 드라이버(Output Driver: Dout)측에 소오스 터미네이션(Source Termination)이 수행되고 리시버(receiver)측에서는 병렬 터미네이션이 수행된다. 이에 따라 신호의 스윙레벨(swing level)자체는 줄어들지만 풀 스윙(full swing)으로 신호가 절달될 수 있으므로 반사파의 영향이 줄어들고 신호의 완결성(integrity)이 개선된다.
상기 터미네이션 회로 즉 터미네이터의 구현은 복수의 풀업 및 풀다운 트랜지스터를 사용하여 트랜지스터 어레이 조합의 병렬합 임피던스를 이용함에 의해 달성될 수 있다. 터미네이터를 사용하는 경우 신호의 중심점(center point)은 터미네이터의 풀업 저항과 풀다운 저항에 의해서 만들어지게 되나, 데이터를 수신하는 리시버는 이와는 별도의 기준전압을 사용해서 데이터를 인식하게 된다. 따라서 터미네이터의 트랜지스터 어레이 내에서 풀업과 풀다운 저항의 미스매치가 발생될 경우에 신호의 중심점이 변화되어 리시버의 셋업/홀드 윈도우(setup/hold window)에 영향을 미친다.
종래 기술의 경우에는 풀업과 풀다운 사이에 1비트(bit)의 저항 미스매치가 존재하게 되고 이는 해상도에 따라 리시버에 많은 영향을 줄 수 있다. 이하에서는 후술되는 본 발명에 대한 철저한 이해를 제공하기 위해, 도 1 내지 도 3을 참조하여 종래의 기술이 설명될 것이다.
먼저, 도 1은 전형적인 반도체 장치에서의 임피던스 콘트롤 회로의 블록을 보여준다. 도 2는 종래기술에 따라 도 1내의 회로 블록들의 구체적 예를 보여주며, 도 3은 도 2에 따른 풀업 및 풀다운 간의 저항 미스매치의 예를 보인 것이다.
도 1을 참조하면, 임피던스 검출부(200), 임피던스 제어부(100), 및 드라이버(출력 드라이버 또는 터미네이터:300)로 이루어진 결선구성이 보여진다. 상기 임피던스 검출부(200)는 도 2의 세부회로에 보여진 바와 같이, 풀업 제어코드 데이터(P<n:0>)에 응답하여 외부 설정저항(RQ)과 풀업 트랜지스터 어레이(P1-P4)간에 연결된 검출 패드로 풀업 출력값(XZQ)을 생성하고, 상기 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)에 응답하여 풀업 및 풀다운 트랜지스터 어레이(P10,P20-P40, N10,N20-N40)간에 공통 접속된 저항 디바이더 단으로 풀다운 출력값(DZQ)을 출력한다.
상기 드라이버(300)는 상기 임피던스 검출부(200)의 상기 풀업 및 풀다운 트랜지스터 어레이와 동일한 트랜지스터 어레이(P11,P21-P41, N11,N21-N41)를 가지며, 상기 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)와 실질적으로 동일한 상기 풀업 제어코드 데이터(p<n:0>) 및 풀다운 제어코드 데이터(n<n:0>)에 응답하여 선택적으로 턴온된다.
상기 임피던스 제어부(100)는 상기 임피던스 검출부(200)의 상기 풀업 출력값 및 상기 풀다운 출력값이 설정된 기준값 예컨대 하프 전원전압에 근사한 값이 되도록 하기 위해 비교 및 카운팅 동작을 행하여 상기 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)를 생성한다. 결국, ZQ_ZT_ 콘트롤부로서 기능하는 상기 임피던스 제어부(100)는 상기 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)를 적절히 조절하여 풀업 및 풀다운 트랜지스터 어레이내의 트랜지스터들이 온 또는 오프되도록 함에 의해, 임피던스 검출부(200)의 저항값을 해상도 범위 내에서 저항(RQ)에 가장 가깝도록 만든다. 또한, 상기 풀업 제어코드 데이터(p<n:0>) 및 풀다운 제어코드 데이터(n<n:0>)는 상기 임피던스 검출부(200)에 인가되는 데이터와 동일한 값이며, 이에 응답하는 상기 출력 드라이버(output driver:300)의 저항값은 임피던스 검출부(100)의 저항값과 동일하게 된다.
도 2의 상부에 위치된 풀업 트랜지스터 어레이내의 피형 모오스 트랜지스터들(P1-P4)이 상기 풀업 제어코드 데이터(P<n:0>)에 의해 선택적으로 턴온 또는 턴오프되도록 하여 턴온되는 트랜지스터들에 의한 병렬 합성 저항값이 상기 외부 설정 저항(RQ)값에 추종되도록 할 경우에, 상기 풀업 제어코드 데이터(P<n:0>)에 의해 콘트롤은 디지털 제어 방식이므로 바로 여기서 양자화 에러가 존재하게 된다. 상기 임피던스 제어부(100)는 상기 풀업 저항값이 설정된 기준 저항값(또는 타겟 저항값)에 추종되도록 하기 위해 상기 풀업 제어코드 데이터를 생성시에는 상기 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 상기 풀업 제어코드 데이터(P<n:0>)로서 선택한다. 상기 풀업 제어코드 데이터(P<n:0>)는 풀다운 출력단(DZQ)에 연결된 풀업 트랜지스터 어레이의 풀업 트랜지스터들(P10-P40)을 제어하는 제어 코드 데이터(P<n:0>)로서 그대로 카피된다. 상기 임피던스 제어부(100)는 상기 풀업 제어코드 데이터(P<n:0>)에 의해 나타나는 상기 풀업 저항값에 근거하여, 상기 출력단(DZQ)의 하부에 위치된 엔형 트랜지스터 어레이내의 트랜지스터들(N10-N40)이 턴온 또는 턴오프 될 수 있도록 제어코드 데이터 N<n:0>를 출력하여 풀다운 저항을 제어한다. 이는 결국, 상기 출력단(DZQ)의 전압이 기준 전압이 되도록 하는 작업이다. 여기서, 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드가 상기 임피던스 제어부(100)에 의해 선택된다.
도 2에 따른 회로에서 풀업과 풀다운 간의 저항 미스매치는 도 3에서 보여지는 바와 같이, 최대(maximum) 1비트(bit)에 대응되는 값을 가질 수 있는데 이에 대한 것은 도 3에서 보다 상세히 보여진다. 도 3은 풀업과 풀다운의 임피던스 미스매치의 최대 범위를 도식적으로 보여 준다. 도면을 기준으로, 가장 좌측에 보여지는 풀업 출력 값(XZQ)이 타겟 레벨(Target)을 기준으로 도면에서와 같이 나타날 경우에, + 및 - 방향으로 각기 0.5비트씩의 차이를 갖게 되어, 제1 케이스의 풀다운 출력값(DZQ#1)은 상위로 최대 1비트의 차이를 보이고, 제2 케이스의 풀다운 출력값(DZQ#2)은 하위로 최대 1비트의 차이를 보인다.
결국, 풀업 및 풀다운 트랜지스터 어레이 내에서 풀업과 풀다운 저항간의 미스매치가 발생될 경우에 출력신호의 전송에러가 초래되거나, 입력신호의 중심점이 변화되어 리시버에서의 셋업/홀드 페일이 발생될 수 있는 문제가 있으므로, 이에 대한 개선책이 요구된다.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 장치의 임피던스 콘트롤 회로를 제공함에 있다.
본 발명의 다른 목적은 해상도를 증가시킴이 없이도 풀업과 풀다운 간의 저항 미스매치를 줄일 수 있는 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스 콘트롤 방법을 제공함에 있다.
본 발명의 또 다른 목적은 풀업 및 풀다운 트랜지스터 어레이 내에서 풀업과 풀다운 저항간의 미스매치를 디지털 제어 해상도의 절반으로 줄여 출력신호의 전송에러나 리시버에서의 셋업/홀드 페일을 대폭 개선할 수 있는 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스 콘트롤 방법을 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명의 예시적 구체화(embodiment)에 따라, 본 발명에 따른 반도체 장치에서의 임피던스 콘트롤 회로는, 풀업 제어코드 데이터에 응답하여 외부 설정저항과 풀업 트랜지스터 어레이간에 연결된 검출 패드로 제1 출력값을 생성하고, 상기 풀업 제어코드 데이터 및 풀다운 제어코드 데이터에 응답하여 풀업 및 풀다운 트랜지스터 어레이 간에 공통 접속된 저항 디바이더 단으로 제2 출력값을 출력하는 임피던스 검출부와; 상기 임피던스 검출부의 상기 풀업 및 풀다운 트랜지스터 어레이와 동일한 트랜지스터 어레이를 가지며, 상기 풀업 및 풀다운 제어코드 데이터의 양자화 에러를 보상하기 위하여 상기 트랜지스터 어레이에 추가로 연결된 보상 유닛을 갖는 출력 드라이버와; 상기 임피던스 검출부의 상기 제1 출력값 및 상기 제2 출력값이 설정된 기준값과 동일한 값으로 되도록 하기 위해 비교 및 카운팅 동작을 행하여 상기 풀업 및 풀다운 제어코드 데이터를 생성하는 임피던스 제어부를 구비한다.
바람직하기로, 상기 출력 드라이버내의 보상 유닛은, 상기 트랜지스터 어레이내의 풀다운 또는 풀업 트랜지스터 어레이에 병렬로 연결되며 단위 저항값에 비하여 2배의 저항값을 가질 수 있다. 또한, 상기 제1,2 출력값이 상기 풀업 및 풀다운 트랜지스터 어레이의 병렬 합성 저항값에 의해 나타나는 전압레벨을 각기 가리킬 경우에, 상기 설정된 기준값은 하프 전원전압의 레벨일 수 있다.
바람직하기로, 상기 임피던스 제어부는 풀다운 트랜지스터 어레이에 상기 보상 유닛이 병렬로 연결될 경우에 상기 풀업 제어코드 데이터를 생성시에는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하고, 상기 풀다운 제어코드 데이터를 생성시에는 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택할 수 있다.
본 발명의 또 다른 예시적 구체화에 따라, 반도체 장치에서의 임피던스 콘트롤 방법은, 제1,2 검출전압을 생성하는 임피던스 검출부와, 상기 임피던스 검출부의 트랜지스터 어레이와 동일한 트랜지스터 어레이 및 상기 트랜지스터 어레이의 풀다운 트랜지스터 어레이에 병렬로 연결된 미스매치 보상 유닛을 포함하는 출력 드라이버를 준비하는 단계와; 상기 임피던스 검출부의 상기 제1 및 상기 제2 검출전압이 설정된 기준 전압값에 추종되도록 하기 위해 풀업 제어코드 데이터를 생성시에는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하고, 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하는 단계를 가짐을 특징으로 한다.
상기한 장치적 방법적 구성에 따르면, 풀업과 풀다운 간의 저항 미스매치가 디지털 콘트롤 비트 해상도의 절반으로 줄어들게 되므로, 출력신호의 전송에러나 리시버에서의 셋업/홀드 윈도우에 미치는 영향이 대폭적으로 줄어든다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목(note)하여야 한다.
도 4는 본 발명의 실시예에 따라 도 1내의 회로 블록들의 구체적 예를 보여주는 회로도로서, 임피던스 검출부(200)는 도 2의 회로와 동일하게, 풀업 제어코드 데이터(P<n:0>)에 응답하여 외부 설정저항(RQ)과 풀업 트랜지스터 어레이(P1-P4)간에 연결된 검출 패드로 풀업 출력값(XZQ)을 생성하고, 상기 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)에 응답하여 풀업 및 풀다운 트랜지스터 어레이(P10,P20-P40, N10,N20-N40)간에 공통 접속된 저항 디바이더 단으로 풀다운 출력값(DZQ)을 출력한다.
출력 드라이버 또는 터미네이터로서 기능하는 드라이버(310)는 상기 임피던스 검출부(200)의 상기 풀업 및 풀다운 트랜지스터 어레이와 동일한 트랜지스터 어 레이(P11,P21-P41, N11,N21-N41)를 가지며, 상기 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)와 실질적으로 동일한 상기 풀업 제어코드 데이터(p<n:0>) 및 풀다운 제어코드 데이터(n<n:0>)에 응답하여 상기 트랜지스터 어레이내(311)의 트랜지스터들은 선택적으로 턴온된다.
중요하게도 상기 드라이버(310)는 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)의 양자화 에러를 보상하기 위하여 상기 트랜지스터 어레이(311)에 추가로 연결된 보상 유닛(312)을 갖는다. 여기서, 상기 보상 유닛(312)는 선택 신호(S1)를 구동하기 위한 인버터(I50)와, 상기 인버터(I50)의 출력에 게이트가 연결된 풀다운 트랜지스터(N50)와, 상기 풀다운 트랜지스터(N50)의 드레인과 상기 트랜지스터 어레이(311)의 노드(NO1)간에 연결된 저항(RX)으로 구성된다. 상기 저항(RX)은 풀업 및 풀다운 간의 저항 미스매치가 최대 하프(half) 비트 에러를 넘지 않도록 하기 위해, 상기 트랜지스터 어레이(311)내의 단위 저항값 예컨대 저항(R13)의 설정 저항값에 비하여 2배의 저항값을 가진다.
도 4에서 보여지는 풀업 제어코드 데이터(P<n:0>) 및 풀다운 제어코드 데이터(N<n:0>)를 생성하는 임피던스 제어부는 도 1에 도시된 바와 같은 임피던스 제어부(100)로 사용될 수 있다. 상기 임피던스 제어부(100)는 상기 임피던스 검출부(200)의 상기 풀업 출력값 및 상기 풀다운 출력값이 설정된 기준값 예컨대 하프 전원전압에 근사한 값이 되도록 하기 위해 각각의 비교기와 카운터를 내부에 구비한다. 또한, 카운터의 카운팅 동작에 따라 생성된 현재의 제어코드 데이터와 이전에 래치된 제어코드 데이터 중 상위 데이터 및 하위 데이터를 선택하기 위해 상위 코 드 선택기 및 하위 코드 선택기를 내부적으로 구비한다.
도 4에서, 임피던스 제어부(100)가 도 2에서의 제어동작과 같이, 풀업 제어코드 데이터를 생성시에는 상기 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 상기 풀업 제어코드 데이터(P<n:0>)로서 선택하고, 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 상기 풀다운 제어코드 데이터(N<n:0>)로서 선택할 경우에도, 상기 보상 유닛(312)이 상기 드라이버(300)에 연결되어 있기 때문에, 풀업과 풀다운의 저항 미스매치는 1/2 비트 만큼 줄어들게 된다. 따라서, 풀업과 풀다운의 저항 미스매치는 확률적으로 최대 1비트의 값을 갖던 종래의 경우에 비해 최대 0.5 비트에 대응되는 값으로 줄게 된다. 즉 해상도를 늘리지 않고도 풀업과 풀다운 간의 저항 미스매치가 두배 정도로 개선된다.
도 5는 도 4에 따른 풀업 및 풀다운 저항 미스매치의 감소 예를 보인 도면이다. 도면을 참조하면, 도면을 기준으로, 가장 좌측에 보여지는 풀업 출력 값(XZQ)이 타겟 레벨(Target)을 기준으로 도면에서와 같이 나타날 경우에, + 및 - 방향으로 각기 0.5비트씩의 차이를 갖게 되어, 제1 케이스의 풀다운 출력값(DZQ#1)은 상위로 최대 1비트의 차이를 보이지만, 상기 드라이버(300)에 연결된 상기 보상 유닛(312)의 작용에 의해, 도면의 상부에서 보여지는 화살표를 따라 각기 0.5비트씩 비트 시프팅이 상기 타겟 레벨 방향으로 일어나므로, 풀업과 풀다운 저항값의 미스매치가 최대 레벨(Zmax)을 기준으로 + 및 - 방향으로 각기 0.5비트씩의 차이를 갖게 된다. 이를 도 3의 경우와 비교하면, 0.5비트 만큼 오차가 줄어듬을 알 수 있다. 제2 케이스의 풀다운 출력값(DZQ#2)은 상위로 최대 1비트의 차이를 보이지만, 상기 드라이버(300)에 연결된 상기 보상 유닛(312)의 작용에 의해, 도면의 하부에서 보여지는 화살표를 따라 각기 0.5비트씩 비트 시프팅이 기준레벨(하프 전원전압)의 방향으로 풀업과 풀다운 저항값의 미스매치가 최소 레벨(Zmin)을 기준으로 + 및 - 방향으로 각기 0.5비트씩의 차이를 갖게 된다. 이 역시 도 3의 경우와 비교하면, 0.5비트 만큼 오차가 줄어듬을 알 수 있다.
이와 같이, 양자화에 따른 풀업과 풀다운의 저항 미스매치가 종래와 동일 해상도를 사용하더라도 종래에 비해 0.5bit만큼 줄어든다. 이로 인해 신호의 중심점을 보다 정확하게 만들 수 있으며 터미네이터가 리시버의 셋업 홀드 윈도우(setup/hold window)에 미치는 영향을 절반으로 줄일 수 있게 된다.
도 6은 본 발명의 다른 실시예에 따라 도 1내의 회로 블록들의 구체적 예를 보여주는 회로도로서, 임피던스 검출부(200)의 세부 구성은 도 4와 동일하며, 드라이버(310)내의 풀업 트랜지스터 어레이와 병렬로 보상 유닛(314)를 연결한 경우이다. 여기서, 상기 보상 유닛(314)는 선택 신호(S2)를 구동하기 위한 인버터(51)와, 상기 인버터(51)의 출력에 게이트가 연결된 풀업 트랜지스터(P50)와, 상기 풀업 트랜지스터(P50)의 드레인과 상기 트랜지스터 어레이(311)의 노드(NO1)간에 연결된 저항(RY)으로 구성된다. 상기 저항(RY)은 풀업 및 풀다운 간의 저항 미스매치가 최대 하프(half) 비트 에러를 넘지 않도록 하기 위해, 상기 트랜지스터 어레이(311)내의 단위 저항값 예컨대 저항(R13)의 설정 저항값에 비하여 2배의 저항값을 가진다.
도 6의 경우에, 임피던스 제어부(100)는 도 2에서의 제어동작과는 반대로 동작한다. 즉, 풀업 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 상기 풀업 제어코드 데이터(P<n:0>)로서 선택하고, 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 상기 풀다운 제어코드 데이터(N<n:0>)로서 선택한다. 이에 따라, 상기 보상 유닛(312)의 상시(노말리)턴온 작용에 의해 풀업과 풀다운의 저항 미스매치는 1/2 비트 만큼 줄어들게 된다. 마찬가지로, 도 6의 경우에도 풀업과 풀다운의 저항 미스매치는 확률적으로 최대 1비트의 값을 갖던 종래의 경우에 비해 최대 0.5 비트에 대응되는 값으로 줄게 된다.
도 7은 본 발명의 효과를 보여주기 위해 풀업과 풀다운 간의 저항 매칭관계를 보여주는 그래프이다. 가로축은 풀업 저항을 나타내고 세로축은 풀다운 저항을 가리킨다. 그래프 부호(G1)는 종래 기술에 따른 그래프이고, 그래프 부호(G2)는 본 발명에 따라 나타나는 그래프이고, 그래프 부호(G3)는 미스매치가 없는 이상적인 그래프를 나타낸다. 종래의 기술에 따른 그래프는 미스매치가 없는 아이디얼 그래프 대비 1bit만큼의 미스매치를 갖지만 본 발명의 그래프(G2)의 경우에는 종래에 비해 미스매치가 절반으로 줄어든 것을 알 수 있다. 즉, 해상도를 증가시킴이 없이도 최대 0.5비트의 미스매치를 갖게 된다.
상기한 방법을 통해서 본 발명에서는 터미네이터의 풀업과 풀다운 간의 저항 미스매치를 해상도를 증가시키지 않으면서도 일반적인 종래의 저항 제어방식에 비해 두 배의 개선 효과를 갖게 된다. 개선된 미스매치 특성은 신호의 중심점을 종래 에 비해 보다 정확히 만들어 주므로 리시버의 셋업/홀드 윈도우에 영향을 덜 끼친다.
상술한 바와 같이, 본 발명의 실시 예는 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 드라이버나 터미네이터 내의 세부적 회로소자 구성을 달리하거나 동일 내지 유사한 기능을 구사하는 타의 회로소자로써 임피던스 콘트롤을 위한 어레이를 대치할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 따르면, 풀업과 풀다운 간의 저항 미스매치가 디지털 콘트롤 해상도의 절반으로 줄어들게 되므로, 출력신호의 전송에러나 리시버의 셋업/홀드 윈도우에 미치는 영향이 대폭적으로 줄어드는 효과가 있다. 따라서, 반도체 장치 또는 스태이틱 램등과 같은 반도체 메모리 장치에 본 발명의 콘트롤 회로가 채용되는 경우에 임피던스 검출 해상도를 저하시킴이 없이도 장치의 동작 퍼포먼스가 개선되는 장점이 있다.

Claims (16)

  1. 반도체 장치에서의 임피던스 콘트롤 회로에 있어서:
    풀업 제어코드 데이터에 응답하여 외부 설정저항과 풀업 트랜지스터 어레이간에 연결된 검출 패드로 제1 출력값을 생성하고, 상기 풀업 제어코드 데이터 및 풀다운 제어코드 데이터에 응답하여 풀업 및 풀다운 트랜지스터 어레이 간에 공통 접속된 저항 디바이더 단으로 제2 출력값을 출력하는 임피던스 검출부와;
    상기 임피던스 검출부의 상기 풀업 및 풀다운 트랜지스터 어레이와 동일한 트랜지스터 어레이를 가지며, 상기 풀업 및 풀다운 제어코드 데이터의 양자화 에러를 보상하기 위하여 상기 트랜지스터 어레이에 추가로 연결된 보상 유닛을 갖는 출력 드라이버와;
    상기 임피던스 검출부의 상기 제1 출력값 및 상기 제2 출력값이 설정된 기준값과 동일한 값으로 되도록 하기 위해 비교 및 카운팅 동작을 행하여 상기 풀업 및 풀다운 제어코드 데이터를 생성하는 임피던스 제어부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  2. 제1항에 있어서, 상기 출력 드라이버내의 보상 유닛은, 상기 트랜지스터 어레이내의 풀다운 트랜지스터 어레이에 병렬로 연결되며, 상기 풀다운 트랜지스터 어레이 내의 풀다운 저항이 갖는 저항값과 동일한 저항값으로 설정된 단위 저항값에 비하여 2배의 저항값을 갖는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  3. 제1항에 있어서, 상기 출력 드라이버내의 보상 유닛은, 상기 트랜지스터 어레이내의 풀업 트랜지스터 어레이에 병렬로 연결되며, 상기 풀업 트랜지스터 어레이 내의 풀업 저항이 갖는 저항값과 동일한 저항값으로 설정된 단위 저항값에 비하여 2배의 저항값을 갖는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  4. 제1항에 있어서, 상기 제1,2 출력값이 상기 풀업 및 풀다운 트랜지스터 어레이의 병렬 합성 저항값에 의해 나타나는 전압레벨을 각기 가리킬 경우에, 상기 설정된 기준값은 하프 전원전압의 레벨임을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  5. 제2항에 있어서, 상기 임피던스 제어부는 상기 풀업 제어코드 데이터를 생성시에는 임피던스 콘트롤의 타겟 저항값으로 설정되어 있는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하고, 상기 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  6. 제3항에 있어서, 상기 임피던스 제어부는 상기 풀업 제어코드 데이터를 생성시에는 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하고, 상기 풀다 운 제어코드 데이터를 생성시에는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  7. 반도체 장치에서의 임피던스 콘트롤 회로에 있어서:
    인가되는 제1 제어코드 데이터에 응답하여 외부 설정저항과 제1그룹 트랜지스터 어레이간에 연결된 검출 패드로 제1 검출전압을 생성하고, 상기 제1 제어코드 데이터 및 인가되는 제2 제어코드 데이터에 응답하여 서로 대칭적으로 연결된 제2 및 제3 그룹 트랜지스터 어레이간에 공통 접속된 저항 디바이더 단으로 제2 검출전압을 출력하는 임피던스 검출부와;
    상기 임피던스 검출부의 상기 제2 및 제3 그룹 트랜지스터 어레이와 동일한 트랜지스터 어레이를 가지며, 상기 제1 및 제2 제어코드 데이터의 양자화 에러에 기인된 임피던스 미스매치를 보상하기 위하여 상기 트랜지스터 어레이에 연결된 보상 유닛을 갖는 터미네이터와;
    상기 임피던스 검출부의 상기 제1 및 상기 제2 검출전압이 설정된 기준 전압에 추종되도록 하기 위해 비교 및 카운팅 동작을 행하여 상기 제1 및 제2 제어코드 데이터를 생성하는 임피던스 제어부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  8. 제7항에 있어서, 상기 터미네이터내의 보상 유닛은, 상기 트랜지스터 어레이내의 제3그룹 트랜지스터 어레이에 병렬로 연결되며, 상기 제3그룹 트랜지스터 어레이 내의 풀다운 저항이 갖는 저항값과 동일한 저항값으로 설정된 단위 저항값에 비하여 2배의 저항값을 갖는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  9. 제7항에 있어서, 상기 터미네이터내의 보상 유닛은, 상기 트랜지스터 어레이내의 제2그룹 트랜지스터 어레이에 병렬로 연결되며, 상기 제2그룹 트랜지스터 어레이 내의 풀업 저항이 갖는 저항값과 동일한 저항값으로 설정된 단위 저항값에 비하여 2배의 저항값을 갖는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  10. 제7항에 있어서, 상기 제1,2 검출전압이 상기 제2 및 제3 그룹 트랜지스터 어레이의 병렬 합성 저항값에 의해 나타나는 전압레벨을 각기 가리킬 경우에, 상기 기준 전압은 하프 전원전압의 레벨임을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  11. 제8항에 있어서, 상기 임피던스 제어부는 상기 제1 제어코드 데이터를 생성시에는 임피던스 콘트롤의 타겟 저항값으로 설정되어 있는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하고, 상기 제2 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  12. 제9항에 있어서, 상기 임피던스 제어부는 상기 제1 제어코드 데이터를 생성시에는 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하고, 상기 제2 제어코드 데이터를 생성시에는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하는 것을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 회로.
  13. 반도체 장치에서의 임피던스 콘트롤 방법에 있어서:
    제1,2 검출전압을 생성하는 임피던스 검출부와, 상기 임피던스 검출부의 트랜지스터 어레이와 동일한 트랜지스터 어레이 및 상기 트랜지스터 어레이의 풀다운 트랜지스터 어레이에 병렬로 연결된 미스매치 보상 유닛을 포함하는 출력 드라이버를 준비하는 단계와;
    상기 임피던스 검출부의 상기 제1 및 상기 제2 검출전압이 설정된 기준 전압값에 추종되도록 하기 위해 풀업 제어코드 데이터를 생성시에는 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하고, 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하는 단계를 가짐을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 방법.
  14. 제13항에 있어서, 상기 미스매치 보상 유닛은, 상기 풀다운 트랜지스터 어레이에 병렬로 연결되며 상기 풀다운 트랜지스터 어레이 내의 풀다운 저항이 갖는 저항값과 동일한 저항값으로 설정된 단위 저항값에 비하여 2배의 저항값을 가짐을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 방법.
  15. 반도체 장치에서의 임피던스 콘트롤 방법에 있어서:
    제1,2 검출전압을 생성하는 임피던스 검출부와, 상기 임피던스 검출부의 트랜지스터 어레이와 동일한 트랜지스터 어레이 및 상기 트랜지스터 어레이의 풀업 트랜지스터 어레이에 병렬로 연결된 미스매치 보상 유닛을 갖는 터미네이터를 준비하는 단계와;
    상기 임피던스 검출부의 상기 제1 및 상기 제2 검출전압이 설정된 기준 전압값에 추종되도록 하기 위해 풀업 제어코드 데이터를 생성시에는 임피던스 콘트롤의 타겟 저항값으로 설정되어 있는 기준 저항값보다 큰 저항값이 나타나도록 하는 코드를 선택하고, 풀다운 제어코드 데이터를 생성시에는 상기 기준 저항값보다 작은 저항값이 나타나도록 하는 코드를 선택하는 단계를 가짐을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 방법.
  16. 제15항에 있어서, 상기 미스매치 보상 유닛은 저항과 풀업 트랜지스터로 구성되며, 상기 풀업 트랜지스터는 상시 턴온 상태를 유지함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤 방법.
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