KR100653147B1 - 반도체 소자 및 제조 방법 - Google Patents

Abstract

음극 구조체 (3) 와 양극 (5) 을 가진 반도체 소자 (6) 의 제조 방법에서, 사용되는 출발 재료는 상대적으로 두꺼운 웨이퍼 (1) 이고, 제 1 단계로서 배리어 영역 (21) 이 상기 양극 위에 추가된다. 그 후, 그것은 음극쪽 위에서 공정 처리되고, 웨이퍼 (1) 의 두께는 상기 음극 (3) 반대쪽 위에서 감소되고, 양극 (5) 이 그 후 단계에서 그쪽 위에서 제조된다. 그 결과는 에피택시얼층 없이 경제적으로 제조될 수 있는 상대적으로 얇은 반도체 소자가 된다.

반도체 소자

Description

반도체 소자 및 제조 방법 {SEMICONDUCTOR ELEMENT AND METHOD OF MANUFACTURE}

도 1a 내지 1e 는 출발 재료에서 최종 제품까지의 본 발명에 따른 반도체 소자의 제조 단계를 나타낸다.

도 2 는 도 1b 에 나타난 단면 A-A' 및 도 1e 에 나타난 단면 A-B 에 따른 확산 프로파일과 오프-상태 모드에서의 전기장을 예시한 그래프이다.

※도면 주요 부분에 대한 부호의 설명※

1 : 웨이퍼 2 : 확산 영역

20 : 도핑 프로파일 21 : 배리어 영역

3 : 음극 구조체 3' : 음극

4 : 음극 금속 코팅 5 : 양극

6 : 양극 금속 코팅 7 : 제어 전극

HL : 반도체 소자 E_SP : 오프-상태 모드에서의 전기장

본 발명은 전력 전자 공학 분야에 관한 것이다. 본 발명은 청구항 제 1 항의 전제부에 따른 반도체 소자의 제조 방법 및 청구항 제 7 항의 전제부에 따른 반도체 소자에 관한 것이다.

IGBT (Insulated Gate Bipolar Transistor) 와 같은 반도체 전력 스위치에 대한 최적의 가능성있는 전기적 특성을 달성하기 위해서, 반도체 소자의 활성 영역의 두께는 가능한 한 물리적 재료 경계에 근접하도록 선택되어야 한다.

한 예로서, 상기 두께는 온-상태 손실에 직접적인 영향을 준다. 따라서 600 - 1800 V 의 브레이크다운 전압의 경우에, 60 - 250 ㎛ 의 반도체 소자 두께가 바람직하다. 그러나, 그렇게 작은 두께는 반도체 소자의 제조에 있어서 큰 문제가 되는데, 이는 100 mm 이상의 직경을 가진 웨이퍼는 제조 과정 중 파손의 위험을 최소화 하기 위해 적어도 300 ㎛ 의 두께를 가져야 하기 때문이다.

지금까지는, 이러한 문제가 소위 에피택시얼 기술에 의해서 해결되었다. 이것은 400 - 600 ㎛ 의 상대적으로 큰 두께를 가진 설치 기판 위에 전기적 활성 영역을 성장시키는 단계를 포함한다. 그래서, 우선 상기 설치 기판은 제조되는 반도체 소자에 대해 필요한 강도를 확보하고, 다음으로 기판은 반도체 소자의 양극을 형성한다.

일반적으로, 설치 기판과 전기적 활성 영역 사이에는 버퍼로 지칭되는 배리어층이 있다. 오프-상태의 경우에, 상기 배리어층은 양극 앞에서 전기장을 급격히 감소시켜서 전기장을 양극에서 멀리하게 하는데, 이는 전기장이 양극에 도달한다면 반도체 소자가 파괴되기 때문이다. 활성 영역을 성장시키는 단계는 길고 복잡한 공정이어서, 이러한 에피택시얼 기술은 상대적으로 비싸다. 또한, 이 기술은 설치 기판, 바꾸어 말해서 양극을 충분히 약하게 도핑하는 것이 불가능하다는 결점을 가지고 있다. 그러나, 전력 반도체 소자의 양극이 이상적인 전기적 특성을 얻기 위해서 가능한 한 약하게 도핑되어야 하기 때문에, 약하게 도핑할 수 있음은 하나의 장점이 된다. 그러나, 약한 도핑은 고저항율을 의미하는데 이는 설치 기판의 상대적으로 큰 두께와 함께, 무시할 수 없는 저항값을 가져온다.

그래서, 에피택시얼층을 요하지 않는 상대적으로 새로운 반도체 소자 제조 방법이 나타나게 되었다. 그러한 방법은 예를 들어, 대릴 번스(Darryl Burns) 외의 "NPT-IGBT-Optimizing for manufacturability", IEEE, 페이지 109-112, 0-7803-3106-0/1996, 안드레아스 칼(Andreas Karl)의, "IGBT Modules Reach New Levels of Efficiency", PCIM Europe, 1/1998 발행물, 페이지 8-12, 및 제이. 야마시타(J. Yamashita) 외의, "A novel effective switching loss estimation of non-punchthrough and punchthrough IGBTs", IEEE, 페이지 331-334, 0-7803-3993-2/1997 로부터 알수 있다. 이 방법을 사용하여 제조된 반도체 소자는 에피택시얼법에 기초를 둔 펀치쓰루 반도체 소자와 대조하여, NPT (non-punchthrough) 라고 불리운다.

이 방법에서, 에피택시얼층이 없는 상대적으로 두꺼운 웨이퍼가 출발 재료로 사용된다. 전형적인 두께는 400-600 ㎛ 이다. 제 1 단계에서, 이 웨이퍼는 음극쪽에서 공정 처리되는데, 즉 포토리소그래피, 이온주입, 확산, 에칭 및 반도체 소자 제조에 필요한 다른 공정들이 수행된다. 제 2 단계에서 상기 웨이퍼는 음극의 반대쪽 상에서 소망의 두께로 감소된다. 이것은 일반적으로 그라인딩과 에칭에 의해, 통상적인 기술을 사용하여 수행된다. 제 3 단계에서, 그 후 양극은 이 감소된 쪽 상에서 확산된다.

이 방법이 더 낮은 비용이라는 점에서 에피택시얼법과 구분되지만, 그럼에도 불구하고 또한 여러 결점을 가지고 있다.

양극의 확산이 상대적으로 어려운데, 이는 이 방법 단계에서는 웨이퍼가 이미 얇고 따라서 쉽게 파손될 수 있기 때문이다. 또한, 제 1 방법 단계에서는, 500℃를 넘는 온도에서 용융되는 금속층이 음극측 상에 도포되어 있으므로, 상기 소자는 더이상 강하게 열처리해서는 않된다. 이것은 양극이 단지 약하게만 도핑될 수 있다는 것을 의미한다. 이것은 분명히 반도체 소자의 전기적 특성에 긍정적 영향을 미칠 것이다. 그러나, 버퍼로 사용될 충분히 높은 도핑량을 받아들이는 것이 불가능하기 때문에, 반도체 소자는 전기장이 양극에 도달하기 전에 애벌런치 브레이크다운이 오프-상태 모드에서 발생하는 것을 확실히 하기에 충분히 두꺼워야 한다. 따라서, 원칙적으로, 이 방법으로 제조된 반도체 소자는 에피택시얼 기술을 사용하여 제조된 소자보다 더 두껍다. 이것은 약하게 도핑된 양극의 장점이 너무 두꺼운 활성 영역의 상기한 단점에 의해서 적어도 부분적으로 상쇄된다는 것을 의미한다.

또한, EP-A-0,700,095 호가 높은 오프 상태 전압에 적당한 턴-오프 사이리스터를 개시하고 있다. 이 사이리스터는 양극과 음극을 가진 반도체 소자를 구비하고 있고, 상기 양극은 투명한 에미터를 가지고 있다. 그러한 양극 에미터는 태양 전지, 다이오드 또는 트랜지스터와 같은 저전력 구성 요소에 대해 이미 알려져 있다. 투명한 양극 에미터는 비교적 약한 주입을 가진 양극쪽 에미터로 이해되어 음극쪽으로부터 온 전자 전류의 대부분이 재결합하지 않고 따라서 주입된 정공을 해제하지 않고서 추출될 수 있도록 한다. 이 투명한 양극 에미터 앞에는, 첫째로 오프-상태 모드에서 전기장을 감소시키지만 둘째로는 투명한 양극의 주입 효율에 영향을 미치는 데도 사용될 수 있는 배리어층이 있다. 이 경우에, 상기 배리어층은 확산되거나 에피택시얼로 제조되는데, 제 1 경우의 도핑 프로파일은 가우시안 분포를 가지고, 제 2 의 경우에서는 상기 층 두께에 대해 균일한 분포 또는 계단형(step-like)인 분포를 이룬다. 이 반도체 소자가 작동 상태에서 긍정적인 행동을 나타낸다 하더라도 파손의 위험때문에 임의의 바라는 두께로 유사하게 제조될 수 없다.

따라서, 본 발명의 목적은 가능한 한 얇고 경제적으로 제조될 수 있는 반도체 소자를 제조하는 것이다.

이 목적은 특허청구범위의 제 1 항의 특징을 가진 방법과 제 7 항의 특징을 가진 반도체 소자에 의해서 달성된다.

본 발명에 따른 방법은 에피택시얼 기술을 사용하여 제조된 반도체 소자의 장점과 NPT 기술을 사용하여 제조된 반도체 소자의 장점을 겸비하고, 그 결과 전기적특성이 상기의 2 가지 종래 방법을 사용하여 제조된 반도체 소자들의 전기적 특성과는 분명히 구별되는 반도체 소자가 된다.

본 발명에 따르면, 이 공정 방법은 NPT 기술에서와 같이 에피택시얼층이 없이, 출발 재료가 음극측 상에서 처리되기 전에 배리어 영역이 추가된다. 이 배리어 영역은 음극이 될 부분의 반대쪽에 있는 웨이퍼의 일측으로부터 도핑함으로써 추가되고, 이것은 농도가 양극이 될 부분쪽으로 증가하고 차단된 도핑 프로파일을 가진 도핑 프로파일을 생성한다. 음극측에서의 공정 처리 후에, 웨이퍼는 도핑 프로파일이 본질적으로 배리어 영역을 형성하는 약하게 도핑된 단부로 제거될 정도로 얇게 된다. 바람직하게는 투명한 양극 에미터를 가진, 약하게 도핑된 양극이 제조되어 오프-상태 모드에서 근처의, 바람직하게는 인접한, 배리어 영역에 의한 전기장으로 부터 보호받게 된다.

또다른 장점은 본 발명에 따른 반도체 소자 (6) 가 에피택시얼 기술에서의 소자와 달리, 온-상태 모드에서 전압 강하에 대해 양의 온도 계수를 가진다는 것이다.

본 발명에 따른 방법은 매우 다양한 반도체 소자의 제조에, 특히 IGBTs (절연 게이트 쌍극성 트랜지스터; Insulated Gate Bipolar Transistor), GTOs (게이트 턴-오프 사이리스터; Gate turn-off Thyristor) 또는 종래의 사이리스터에 대해서 사용될 수 있다.

다른 유리한 실시예가 종속항에서 발견될 수 있다.

본 발명에 따른 반도체 소자 제조 방법 및 본 발명의 내용을 첨부된 도면에 나타난 바람직한 실시예의 도움으로 더욱 자세히 아래에서 설명한다.

도 1a 내지 1e 에 나타난 바와 같이, 본 발명에 따른 반도체 소자는 전체를 구성하는, 바람직하게는 균일하게 n^--도핑된 웨이퍼 (1) 로부터 제조된다 (도 1a). 출발 물질의 형태에 있어서, 웨이퍼 (1) 는 상대적으로 두껍고, 그 두께는 웨이퍼 (1) 가 처리될 때 파손의 위험을 최소화하도록 알맞게 만들어진다. 그 전형적인 값은 400 - 600 ㎛ 이다.

제 1 방법 단계에서, 웨이퍼 (1) 는 차후의 확산과 함께하는 이온 주입, 차후의 확산과 함께하는 증착 또는 기상으로부터의 증착과 같은 알려진 기술을 사용하여, 일측으로부터 시작하여 n⁺-도핑된다. 도 1b 에서의 화살표에 의해 나타난 바와 같이, 도핑은 일측면에서 수행된다. 그러나, 양측면에서 도핑을 수행하는 것이 또한 가능한데, 이 경우 웨이퍼는 차후에 일측면에서 감소된다. 웨이퍼 (1) 에서, 그 결과 확산영역 (2) 이 소스쪽 에서 증가하는 도핑 프로파일 (20) 을 가지고 (도 2), 약하게 n-도핑된 영역에서 고농도로 도핑된 n⁺ 영역으로 변화하게 된다. 도핑 프로파일의 형태는 제조 기술에 의존하는데, 일반적으로 가우시안 형태이거나 상보 오차 함수 (complementary error function) 에 대응하는 형태이다.

침투 깊이는 상대적으로 높고, 바람직하게는 적어도 웨이퍼 (1) 두께의 반을 넘어 도달하지만, 반대쪽에까지 관통하지는 않는다. 도 1b 에서, 도핑은 점으로 나타나고, 점의 밀도는 도핑 농도를 개략적으로 지시한다. 그러나, 도 1b 에 나타난 예와는 반대로, 도핑 프로파일은 바람직하게는 단속적이지 않다.

침투 깊이와 도핑 프로파일 (20) 의 기울기의 선택은 나중에 설명하는 바와 같이, 결과적으로 생기는 반도체 소자의 두께를 미리 정하는데 사용될 수 있다. 일반적으로 확산은 상대적으로 높은 온도에서, 바람직하게는 1200 ℃ 보다 높은 온도에서 일어난다. 높은 침투 깊이는 상대적으로 긴 확산 시간, 일반적으로 여러 날을 초과하는 시간을 필요로 한다.

다음 단계에서, 웨이퍼 (1) 의 확산되지 않은 측면이 처리되어, 음극 구조체 (3) 는 n⁺-도핑된 음극 (3') 및 음극 금속 코팅 (4) 을 가지게 되고, 바람직하게는, 제어 전극 (7) 이 알려진 공정들을 사용하여 추가 또는 도입된다. 이 공정들은 NPT 기술에 대해 설명된 것과 동등하므로 여기서 다시 자세히 설명하지 않겠다. 이 공정들은 제조될 반도체 소자의 타잎에 따라 다르고, 그 공정들에 의해서 제조되는 활성 영역 (3) 의 구조도 또한 다르다. 따라서, 도 1c 에 나타나 있는 음극측에서의 그러한 처리의 결과는 많은 가능성 중 하나의 예일 뿐이다.

다음 단계에서, 웨이퍼 (1) 의 두께는 바람직하게는 NPT 기술에서 수행된 경우와 같이 바람직하게는 그라인딩 및 에칭에 의해서 음극 금속 코팅 (4) 의 반대측에서 감소된다. 바람직하게는, 전체 확산 영역 (2) 은 제거되어 적어도 대략 배리어 영역 (21) 을 형성하는 약하게 n-도핑된 단부 영역까지 제거된다.

마지막 단계 (도 1e) 에서, 투명한 양극 에미터를 가진 양극이 적절히 경계 영역을 도핑함으로써 웨이퍼 (1) 의 감소된 면에 추가된다. 이 경계 영역은 결과적으로 생긴 반도체 소자의 두께에 비하여 좁다. 여기 나타난 경우에서 전체 양극을 형성하는 양극 에미터는 이 경우에 p⁺-도핑되고, 양극에서 p-도핑 원자에 의해 차지된 면적 밀도는 2×10¹⁴㎝^-2 미만이고, 바람직하게는 1×10¹³㎝^-2 미만이다. 반도체 소자의 타입에 따라, 양극은 다양한 종류의 구조를 가진다. 제 2 의 금속층, 즉 양극 금속 코팅 (6) 이 접촉 형성 목적으로 이쪽에 추가될 수 있다. 마지막으로, 양극 효율이 양극 (5) 및 양극 (5) 에 인접한 배리어층 (21) 부분을 고-에너지 이온으로 조사함으로써 바람직하게 감소된다.

도 1e 에 나타난 바와 같이, 그 결과는 음극 금속 코팅 (4) 및 제어 전극 (7) 이 결합된 음극 구조체 (3), 양극 금속 코팅 (6) 이 결합된 양극 (5) 및 양극 (5) 의 옆에 있고 바람직하게는 그것에 인접하고, 양극 (5) 쪽으로 차단된 도핑 프로파일을 갖는 배리어 영역 (21) 을 가진 반도체 소자 (HL) 이다. 본 발명에 따른 반도체 소자 (HL) 는 전형적으로는 80 - 180 ㎛ 의 상대적으로 낮은 두께를 가지지만, 그 두께는 반도체 소자의 전압 등급에 의존한다.

도 2 는 본 발명에 따른 반도체 소자 (HL) 의 기본적인 도핑의 전체 프로파일을 나타낸다. 세로축 상의 A 에서 A' 까지의 부분은 웨이퍼 (1) 의 본래 두께를 나타내고 A 에서 B 까지의 부분은 완성된 반도체 소자 (HL)의 두께를 나타낸다. 가로축은, 첫째로, 전기장을 나타내고, 둘째로는 ㎤ 당 도핑 원자의 수를 로그로 나타낸다.

도 2 에 나타난 바와 같이, 제 1 방법 단계에서, n^--도핑된 출발 재료가 n- 또는 n⁺-도핑에 의해서 주입된 또는 도핑된 쪽으로 제거되어 밀도는 그 도핑된 측으로 증가한다. 웨이퍼의 두께가 감소될 때, 남아있는 도핑 단부, 즉 배리어 영역 (21) 은 반도체 소자의 오프-상태 모드에서, 전기장이 양극 (5) 에 도달하기전에 애벌런치 브레이크다운이 발생하도록 알맞게 제조된다. 에미터의 효과를 최적화하기 위해서, 배리어 영역의 도핑은 적어도 5×10¹⁴㎝^-3, 바람직하게는 1×10¹⁵㎝^-3, 그리고 많게는 6×10¹⁶㎝^-3, 바람직하게는 1×10¹⁶㎝^-3 의 최대 도핑이 양극에서 달성될 정도로 높게 선택된다. 상기 예에서, 이것은 점 B - 양극 (5) 의 두께인 위치 앞에서의 경우인데, 여기서 점 B 는 도 1e 에 나타난 바와 같이 완성된 반도체 소자의 두께를 나타낸다.

도 2 는 또한 오프-상태 모드에서 전기장을 나타낸다.

따라서, 본 발명에 따른 방법은 투명한 양극을 가진 얇은 전력 반도체 소자 및 집적된 배리어층이 제조되게 한다.

상술한 구성을 통하여, 본 발명에 따르면 종래 기술과 달리, 제조 과정 중의 파손이 없이, 가능한 한 얇고 경제적으로 제조 될 수 있는 반도체 제조가 가능하고, 본 발명에 따른 반도체 소자는 온-상태 모드에서 전압 강하에 대해 양의 온도 계수를 가진다.

Claims (13)

1. 웨이퍼 (1) 로부터 음극 구조체 (3) 및 양극 (5) 을 갖는 반도체 소자 (HL) 를 제조하는 방법으로서,

   a) 상기 웨이퍼 (1) 가 상기 음극측 상에서 우선적으로 처리되는 단계,

   b) 상기 웨이퍼 (1) 의 두께가 상기 음극 (3')의 반대측 상에서 감소되는 단계, 및

   c) 양극 (5) 이 상기 음극의 반대측 상에 형성되는 단계를 구비하고,

   배리어 영역 (21) 이 상기 음극측 처리 단계 전에 추가되는 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 웨이퍼 (1) 의 두께는 적어도 상기 배리어 영역 부분이 남아 있도록 상기 단계 b) 에서 감소되는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서,

   상기 배리어 영역 (21) 을 추가하기 위해, 상기 웨이퍼 (1) 가 상기 음극 (3') 의 반대쪽으로부터 도핑되고, 상기 음극 반대측으로부터 시작하는 웨이퍼 두께의 감소 후에, 적어도 대략 상기 배리어 영역 (21)을 형성하는 적어도 하나의 단부 영역이 남아있도록 도핑 프로파일 (20) 이 선택되는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 3 항에 있어서,

   상기 남은 단부 영역은, 전압이 상기 반도체 소자 (HL) 의 오프-상태에서 증가할 때, 전기장이 상기 양극 (5) 에 도달하기 전에 브레이크다운이 발생하도록 조절되는 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 1 항에 있어서,

   상기 배리어 영역 (21) 의 제조를 위해 요구되는 확산이 적어도 1200 ℃ 의 온도에서 발생하는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 제 1 항에 있어서,

   적어도 5×10¹⁴ ㎝^-3, 그리고 많게는 6×10¹⁶ ㎝^-3 의 상기 양극에서의 최대 도핑을 가진 배리어 영역 (21) 이 추가되는 것을 특징으로 하는 반도체 소자 제조 방법.
7. 삭제
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 제 1 항에 있어서,

    적어도 1×10¹⁵ ㎝^-3, 그리고 많게는 1×10¹⁶ ㎝^-3 의 상기 양극에서의 최대 도핑을 가진 배리어 영역 (21) 이 추가되는 것을 특징으로 하는 반도체 소자 제조 방법.
13. 삭제

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