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KR100642539B1 - 데이터 처리 장치 및 방법 - Google Patents

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KR100642539B1
KR100642539B1 KR1020040020263A KR20040020263A KR100642539B1 KR 100642539 B1 KR100642539 B1 KR 100642539B1 KR 1020040020263 A KR1020040020263 A KR 1020040020263A KR 20040020263 A KR20040020263 A KR 20040020263A KR 100642539 B1 KR100642539 B1 KR 100642539B1
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페론장-뤽
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소니 유나이티드 킹덤 리미티드
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Abstract

데이터 처리 장치는 통신될 입력 심볼들을 직교 주파수 분할 다중화(OFDM) 심볼의 미리결정된 수의 캐리어 신호들상에 매핑한다. 데이터 처리장치는 OFDM 캐리어 신호들상에 매핑하기 위한 미리결정된 수의 데이터 심볼들을 리드-인(read-in)하는 인터리버 메모리(interleaver memory)를 포함한다. 인터리버 메모리는 매핑하기 위해 데이터 심볼들을 OFDM 캐리어들상에 리드-아웃(read-out)하며, 상기 리드-아웃은 리드-인과 다른 순서로 행해지며, 상기 순서는 어드레스 세트로부터 결정되며, 상기 데이터 심볼들은 상기 캐리어 신호들상에 인터리빙된다. 어드레스들의 세트는 선형 피드백 시프트 레지스터 및 순열 회로(permutation circuit)를 포함하는 어드레스 발생기로부터 발생된다. DVB-지상(DVB-T) 표준들 또는 DVB-핸드헬드(DVB-H) 표준들과 같은 디지털 비디오 방송(DVB) 표준과 같은 OFDM 변조 시스템에 4k 모드를 제공하기 위해,
Figure 112005020049778-pat00001
의 선형 피드백 시프트 레지스터에 대한 발생기 다항식에는 전형적인 무선 채널들을 통해 통신성능을 최적화하기 위해 시물레이션 분석에 의해 설정된 순열 순서가 제공된다.
직교 주파수 분할 다중화, 인터리버 메모리, 리드-아웃, 리드-인, 선형 피드백 시프트 레지스터, 순열 회로, DVB-지상 표준, DVB-핸드헬드 표준

Description

데이터 처리 장치 및 방법{Data processing apparatus and method}
도 1은 예컨대 DVB-T 표준으로 사용될 수 있는 코딩된 OFDM 송신기의 개략적 블록도.
도 2는 도 1에 도시된 내부 심볼 인터리버 및 매핑 프로세서의 개략적 블록도.
도 3은 도 2에 도시된 심볼 인터리버의 개략적 블록도.
도 4는 도 3에 도시된 인터리버 메모리 및 수신기내의 대응하는 심볼 디-인터리버(de-interleaver)의 개략적 블록도.
도 5는 2k 모드에서 도 3에 도시된 어드레스 발생기의 개략적 블록도.
도 6은 8k 모드에서 도 3에 도시된 어드레스 발생기의 개략적 블록도.
도 7은 4k 모드에서 도 3에 도시된 어드레스 발생기의 개략적 블록도.
도 8은 예컨대 DVB-T 표준을 사용하여 사용될 수 있는 코딩된 OFDM 수신기의 개략적 블록도.
도 9는 도 8에 도시된 내부 심볼 디-인터리버의 개략적 블록도.
*도면의 주요부분에 대한 부호의 설명*
2-4: 비디오 코더 14: 스플리터
22: MUX 적응 에너지 확산부 24: 외부 코더
26: 외부 인터리버 28: 내부 코더
30: 내부 인터리버 32: 맵퍼
34: 프레임 적응부 36: 파일럿 & 신호 형성기
발명 분야
본 발명은 직교 주파수 분할 다중화(OFDM) 심볼의 캐리어 신호들상에 입력 심볼들을 매핑하기 위해 동작가능한 데이터 처리 장치에 관한 것이다.
본 발명은 또한 OFDM 심볼의 미리결정된 수의 캐리어 신호들로부터 수신된 심볼들을 출력 심볼 스트림에 매핑하기 위해 동작가능한 데이터 처리 장치에 관한 것이다.
발명 배경
디지털 비디오 방송-지상 표준(DVB-T)은 비디오 영상들 및 사운드를 나타내는 데이터를 방송 무선 통신신호를 통해 수신기들에 통신하기 위해 직교 주파수 분할 다중화(OFDM)를 이용한다. 2k 및 8k 모드로서 공지된, DVB-T 표준에 대한 두 개의 모드들이 공지되어 있다. 2k 모드는 2048 서브-캐리어들을 제공하며, 8k 모드는 8192 서브-캐리어들을 제공한다.
2k 모드 또는 8k 모드로 통신되는 데이터의 완전성을 개선하기 위해, 심볼 인터리버는 상기 심볼들이 OFDM 심볼의 캐리어 신호들상에 매핑될때 입력 데이터 심볼들을 인터리빙하기 위해 제공된다. 이러한 심볼 인터리버는 어드레스 발생기와 관련한 인터리버 메모리를 포함한다. 어드레스 발생기는 입력 심볼들의 각각에 대한 어드레스를 발생시키며, 각각의 어드레스는 데이터 심볼이 매핑되는 OFDM 심볼의 캐리어 신호들 중 하나를 나타낸다. 2k 모드 및 8k 모드에 대해, 매핑에 대한 어드레스들을 발생시키는 DVB-T 표준이 개시되어 있다. 어드레스 발생기는 의사 랜덤 비트 시퀀스(pseudo random bit sequence) 및 순열 회로(permutation circuit)를 발생시키기 위해 동작할 수 있는 선형 피드백 시프트 레지스터를 포함하는 것으로 공지되어 있다. 순열 회로는 어드레스를 발생시키기 위해 선형 피드백 시프트 레지스터의 내용의 순서를 순열로 배치한다. 어드레스는 OFDM 심볼의 캐리어 신호들상에 입력 심볼들을 매핑하기 위해 인터리버 메모리 내에 저장된 입력 데이터 심볼을 반송하는 OFDM 캐리어들 중 한 캐리어의 지시를 제공한다.
2k 모드 및 8k 모드 뿐만아니라 4k 모드를 제공하는 것이 제안되어 있다. 4k 모드는 통합 서비스 디지털 방송(ISDB) 시스템인 디지털 방송 텔레비전용 일본표준으로 사용된다.
발명의 개요
본 발명의 특징에 따르면, 통신될 입력 심볼들을 직교 주파수 분할 다중화(OFDM) 심볼의 미리결정된 수의 캐리어 신호들에 매핑하기 위해 동작가능한 데이터 처리 장치가 제공된다. 데이터 처리 장치는 OFDM 캐리어 신호들상에 매핑하기 위한 미리결정된 수의 데이터 심볼들을 리드-인(read-in)하고 매핑을 달성하기 위해 OFDM 캐리어들에 대한 데이터 심볼들을 리드-아웃(read-out)하도록 동작가능한 인터리버 메모리를 포함한다. 리드-아웃은 리드-인과 다른 순서로 행해지며, 순서는 데이터 심볼들이 캐리어 신호들상에 인터리빙된 효과를 사용하여 어드레스 세트로부터 결정된다. 어드레스 세트는 어드레스 발생기에 의해 결정되며, 한 어드레스는 데이터 심볼이 매핑될 캐리어 신호들 중 한 신호를 지시하기 위해 입력 심볼들의 각각에 대해 발생된다.
어드레스 발생기는 미리결정된 수의 레지스터 스테이지들을 포함하는 선형 시프트 피드백 레지스터를 포함하며, 발생기 다항식, 순열 회로 및 제어 유닛에 따라 의사-랜덤 비트 시퀀스를 발생시키도록 동작할 수 있다. 순열 회로는 시프트 레지스터 스테이지들의 내용을 수신하며, OFDM 캐리어들 중 하나의 어드레스를 형성하기 위해 순열 순서에 따라 레지스터 스테이지들에 존재하는 비트들을 순열 배치하기 위해 동작가능하다. 제어 유닛은 발생된 어드레스가 최대수의 캐리어들을 초과할 때 어드레스를 재발생하기 위해 어드레스 체크 회로와 관련하여 동작가능하다. 데이터 처리 장치는 미리결정된 미리결정된 수의 OFDM 캐리어 신호들이 실질적으로 4천개이며 선형 피드백 시프트 레지스터가
Figure 112005020049778-pat00002
의 선형 피드백 시프트 레지스터에 대한 발생기 다항식을 가진 11개의 레지스터 스테이지들을 가지는 것을 특징으로 한다. 순열 순서는 이하의 표에 따라 n번째 레지스터 스테이지
Figure 112005020049778-pat00003
에 존재하는 비트로부터 i번째 데이터 심볼에 대한 11 비트 어드레스
Figure 112005020049778-pat00004
을 형성한다.
Figure 112004012197615-pat00005
 10 9 8 7 6 5 4 3 2 1 0
Figure 112004012197615-pat00006
 7 10 5 8 1 2 4 9 0 3 6
비록 상기가 2k 모드 및 8k 모드를 제공하기 위해 DVB-T 표준내에 공지될지라도, 4k 모드를 제공할때 장점이 존재한다. 8k 모드는 DVB 송신기들사이의 큰 전파지연들(propagation delays)을 수용하기 위해 충분한 가이드 주기들을 사용하여 단일 주파수 네트워크를 설정하기 위한 장치를 제공하는 반면에, 2k 모드는 모바일 응용들에 장점을 제공하는 것으로 공지되었다. 이는 채널추정(각 심볼내 임베딩된 산란 파일럿들에 기초함)을 더 자주 업데이트하여 수신기가 도플러(doppler)로 인한 채널의 시간편차 및 다른 현상들을 더 정확하게 추척하도록 하는, 2k 심볼 주기가 8k 심볼주기의 1/4이기 때문이다. 2k 모드는 모바일 응용에 대해 장점을 가진다. 그러나, 2k 모드는 다중 주파수 네트워크를 요구하며, 이에 따라 방송 시스템을 제공하기 위해 송신기들의 장치를 복잡하게 한다. 4k 모드는 고비용의 내부 캐리어 간섭 삭제방식에 대한 필요성없이 도플러 시프트가 증가된 높은 구동 속도에서 조차 모바일 사용자들이 양호하게 수신할 수 있는 장점을 제공한다. 경제적인 방송 네트워크가 실행될 수 있다. 그러나, 4k 모드를 제공하기 위해, 심볼 인터리버가 OFDM 심볼의 캐리어 신호들에 입력 데이터 심볼들을 매핑하기 위해 제공되어야 한다.
본 발명의 실시예들은, 실질적으로 4천개의 캐리어 신호들을 가진, 통신될 데이터 심볼들을 OFDM 심볼들에 매핑하기 위한 심볼 인터리버로서 동작할 수 있는 데이터 처리 장치를 제공할 수 있다. 일 실시예에서, 캐리어 신호들의 수는 3024개 이다. 이러한 4k 모드가 DVB-T 또는 DVB-H와 같은 DVB 표준을 위해 제공될 수 있다. DVB-H 표준(디지털 비디오 방송-핸드헬드)은 DVB-T와 관련되어 있다. DVB-H는 형식적으로 DVB-X로서 공지된다. DVB-H 신호들은 포캣 모바일 단말기들과 같은 핸드헬드 디바이스들에 의한 수신에 적합하다.
전송될 데이터 심볼들을 OFDM 심볼의 캐리어 신호들상에 매핑하는 것은 선형 피드백 시프트 레지스터 및 순열 순서에 대한 적절한 발생기 다항식을 형성하기 위해 순열분석 및 테스팅을 필요로하는 기술적 문제점을 나타내며, 여기서 캐리어 신호들의 수는 실질적으로 4천개이다. 이는 심볼들이 입력 데이터 스트림으로부터 연속적인 심볼들이 에러 정정 코딩 방식들의 성능을 최적화하기 위해 최상의 양만큼 주파수 분리되는 것과 함께 심볼들이 캐리어 신호들 상에 인터리빙되는 것을 요구하기 때문이다.
리드-솔로몬 코딩(Reed-Solomon coding) 및 컨벌루션 코딩과 같은 에러 정정 코딩방식들은 통신시 발생하는 심볼 값들의 잡음 및 저하가 상관되지 않을때 보다 양호하게 실행된다. DVB-T에 대해 사용된 채널과 같은 일부 무선채널들은 시간 및 주파수 영역들에서 상관 페이딩이 발생한다. 마찬가지로, 인코딩된 심볼들을 OFDM 심볼의 다른 캐리어 신호들로부터 가능한 크게 분리함으로써, 에러 정정 코딩방식들의 성능이 향상될 수 있다.
이는 앞서 언급한 순열 회로 순서와 관련한 선형 피드백 시프트 레지스터에 대한 발생기 다항식이 전형적인 채널잡음 및 페이딩 상태들의 존재시 양호한 성능을 제공하는 것이 시뮬레이션 성능 분석으로부터 발견되었다. 게다가, 선형 피드백 시프트 레지스터 및 순열 순서에 대한 발생기 다항식의 탭들을 변경하여 2k 모드, 8k 모드 및 4k 모드에서 발생한 어드레스를 실행할 수 있는 장치를 제공함으로써, 4k 모드에 대한 심볼 인터리버의 비용 측면에서 효율적인 실시예가 제공된다. 게다가, 송신기 및 수신기는 발생기 다항식 및 순열 순서들을 변경함으로서 2k 모드, 4k 모드 및 8k 모드사이에서 변경될 수 있다. 이는 소프트웨어(또는 수신기에 임베딩된 전송 파라미터 시그널링(TPS)에 의해)에서 달성될 수 있으며, 이에 따라 융통성있는 실시예가 제공된다.
본 발명의 다양한 특징들은 첨부된 청구범위에 의해 한정된다. 본 발명의 다른 특징들은 직교 주파수 분할 다중화(OFDM) 심볼의 미리결정된 수의 캐리어 신호들로부터 수신된 심볼들을 출력 심볼 스트림으로부터 디-매핑(de-map)하기 위해 동작가능한 데이터 처리 장치 뿐만아니라 송신기 및 수신기를 포함한다.
본 발명의 실시예들은 첨부 도면들을 참조하여 단지 예의 방식으로 이하에서 더 상세히 설명될 것이며, 같은 부분들에는 대응하는 참조 번호들이 제공된다.
바람직한 실시예들의 설명
기존 OFDM 기반 DVB-T 표준은 2K 및 8K 모드로 구성되며, 이는 신호를 전송하기 위해 사용된 대역폭이 2049 서브-캐리어들(2K 모드) 또는 8192(8K 모드)로 분할되는 것을 의미한다. 2K 모드는 이동성에 대해 중요한 특징들을 제공한다. 사실상, 이 모드의 짧은 심볼시간은 모바일 환경들에서 양호한 도플러 성능을 제공한다. 다른 한편으로, 8K 모드는 산재하는, 그에 따라 저렴한 단일 주파수 방송망(SFN)을 형성하기 위한 가능성을 네트워크 설계자에게 제공한다. 본 발명의 요지를 실행하기 위한 연구는 4K 모드의 도입이 두 모드사이에 양호한 교환을 제공한다는 것을 보여준다. 이는 복잡하고 비싼 ICI(캐리어간 간섭) 제거 방식에 대한 필요성없이 높은 구동 속도들에서 조차 모바일 사용자들이 양호하게 수신할 수 있도록 한다. 또한, 네트워크의 비용을 상당히 절감할 수도 있다. 본 발명은 4K 모드에 대한 새로운 심볼 인터리버를 기술한다.
도 1은 DVB-T 표준에 따라 비디오 영상들 및 오디오 신호들을 전송하기 위해 사용될 수 있는 코딩된 OFDM 송신기의 예시적 블록도를 도시한다. 도 1에서, 프로그램 소스는 COFDM 송신기에 의해 전송될 데이터를 발생시킨다. 비디오 코더(2), 오디오 코더(4) 및 데이터 코더(6)는 전송될 비디오, 오디어 및 다른 데이터를 발생시키며, 이는 프로그램 다중화기(8)에 제공된다. 프로그램 다중화기(8)의 출력은 비디오, 오디오 및 다른 데이터를 통신하는데 필요한 다른 정보를 가진 다중화된 전송 스트림을 형성하는 전송 다중화기(10)에 제공된다. 전송 다중화기(10)는 전송 스트림을 접속 채널(12)을 통해 스플리터(4)에 제공한다. 스플리터는 다른 순방향 에러 정정 인코딩 및 인터리빙을 제공하는 다른 브랜치들(A, B)로 전송 스트림을 분할한다. 단순화를 위해, 브랜치 A만이 기술될 것이다.
도 1에 도시된 바와 같이, COFDM 송신기(20)는 다중화기 적응 및 에너지 확산 블록(energy dispersal block; 22)에서 전송 데이터 스트림을 수신한다. 다중화기 적응 및 에너지 확산 블록(22)은 전송 스트림 데이터를 랜덤화하며, 전송 데이터의 제 1외부 코딩을 실행하는 외부 인코더(24)에 적절한 데이터를 공급한다. 외부 인터리버(26)는 외부 인터리버가 RS 심볼들을 인터리빙하도록 DVB-T의 예와 관련하여 리드-솔로몬(RS) 코드인 인코딩된 데이터 심볼들을 인터리빙하기 위해 제공된다. 내부 인코더(28)는 컨벌루션 인코더를 사용하여 외부 인터리버로부터 데이터를 컨벌루션 인코딩하기 위해 배열되며, 인코딩된 데이터는 내부 인터리버(30)에 제공된다. 내부 인터리버(30)는 또한 제 2 인코딩 암(encoding arm) B로부터 코딩된 데이터를 수신할 수 있다.
내부 인터리버의 출력은 변조 방식의 배열 포인트들(constellation points) 상에 매핑되는 데이터 심볼 세트이다. 기술된 DVB-T의 예에서, 변조 방식은 QPSK이다(DVB-T는 4비트/캐리어 16QAM 또는 6비트/캐리어 64QAM 뿐만아니라 QPSK를 가질 수 있다). 그 다음에, 내부 인터리버(30)로부터의 각각의 데이터 심볼은 프로세서(32)를 매핑함으로써 COFDM 캐리어 신호들 중 한 신호 상에 매핑된다. COFDM 심볼은 신호 형성기(36)로부터 공급된 파일럿 및 동기 신호들을 수신하는 프레임 적응 프로세서(34)에 의해 발생된다. OFDM 발생기(38)는 심볼들간의 가드 간격을 발생시키는 가드 삽입 프로세서(40)에, 디지털 아날로그 변환기(42)에, 그리고 안테나(46)로부터 COFDM 송신기에 의해 방송하기 위한 RF 프론트(44)내의 RF 증폭기에 제공되는 시간 영역의 OFDM 심볼을 형성한다.
새로운 4K 모드를 생성하기 위해, 여러 구성요소들이 한정되나, 주요한 구성요소는 도 1에 도시된 내부 인터리버의 부분인 4K 심볼 인터리버이다.
내부 인터리버 자체는 도 2에 도시된 바와 같이 비트 인터리버 및 심볼 인터리버로 구성된다.
앞서 설명된 바와 같이, 본 발명은 입력 데이터 심볼들을 OFDM 캐리어 신호들에 거의 최적으로 매핑하기 위한 장치를 제공한다. 예시적인 기술에 따르면, 내부 인터리버는 입력 데이터 심볼들을 COFDM 캐리어 신호들에 최적으로 매핑시키기 위해 제공된다. 내부 인터리버(30) 및 매핑 프로세서(32)는 도 2에서 더 상세히 기술된다. 도 2에서, 내부 인터리버(30)는 입력 채널(62)로부터 컨벌루션 인코딩된 비트들을 수신하는 역다중화기 프로세서(60)를 포함한다. 그 다음에, 역다중화기는 접속 채널들(64, 66)을 통해 비트 인터리버들(68, 70)에 제공되는 입력 비트들의 두 스트림들로 비트들을 분리한다. 비트 인터리버들은 각각의 비트 인터리버들(68, 70)로부터 비트들을 심볼 인터리버(76)에 접속하는 두개의 접속 채널들(72.1, 72.2)을 통해 형성된 비트들을 인터리빙한다. 심볼 인터리버는 접속 채널들(72.1, 72.2)로부터의 입력 심볼들을 COFDM 캐리어 신호들상에 매핑하기 위한 심볼들로 형성한다. 도 2에 도시된 예시적인 기술에서, 심볼 인터리버(76)로부터 인터리빙된 심볼들은 COFDM 심볼에서 각각의 신호들에 대한 QPSK 캐리어 신호의 배열 포인트들 상에 매핑된다.
기존 DVB-T 명세는 2K 및 8K 모드들에 대한 심볼 인터리버를 규정한다. 심볼 인터리버의 목적은 OFDM 심볼당 1512(2K 모드) 또는 6048(8K 모드) 활성 캐리어들에 v 비트 워드들(v는 선택된 변조 방식에 따름)을 매핑하는 것이다. 심볼 인터리버는 1512(2K 모드) 또는 6048(8K 모드) 데이터 심볼들의 블록들에 대해 동작한다. 본 발명의 예시적인 실시예들은 접속 채널들(72.1, 72.2)로부터 제공된 입력 데이터 심볼들을 COFDM 캐리어 신호들상에 최적으로 매핑하기 위해 심볼 인터리버(76)를 이용한다. 입력 데이터 심볼들을 COFDM 캐리어 신호들에 매핑하기 위한 심볼 인터리버(76)의 예는 도 3에 도시된다.
인터리버 RAM
도 3에서, 접속 채널(72)로부터의 입력 데이터 심볼들은 인터리버 메모리(100)에 제공된다. 인터리버 메모리(100)는 어드레스 발생기(102)에 의해 제공된 매핑 어드레스들에 따라 입력 데이터 심볼들을 COFDM 캐리어 신호들에 매핑한다. 인터리버 메모리(100)의 예시적인 실시예는 도 4에 도시된다.
도 4는 수신기의 디-인터리버(340) 메모리의 동작을 기술하는 하부 및 송신기의 인터리버(100) 메모리의 동작을 기술하는 상부를 포함한다. 인터리버(100) 및 디-인터리버(340)는 이들 동작을 보다 용이하게 이해하기 위해 도 4에 함께 도시된다. 도 4에 도시된 바와 같이, 다른 디바이스들 및 전송 채널을 통한 인터리버(100)와 디-인터리버(340) 사이의 통신 표현은 단순화되어 인터리버(100)와 디-인터리버(340) 사이의 섹션(140)으로 표현된다. 인터리버(100)의 동작은 다음 문장에서 기재된다.
비록 도 4가 COFDM 심볼의 4개의 캐리어 신호들의 예에 대해 4개의 입력 데이터 심볼들의 설명만을 제공할지라도, 도 4에 설명된 기술은 2K 모드에 대한 1512, 4K에 대한 3024 및 8K 모드에 대한 6048과 같은 다수의 캐리어로 확장될 수 있다.
도 4에 도시된 인터리버 메모리(100)의 입력 및 출력 어드레싱은 홀수 및 짝수 심볼들에 대해 도시된다. 짝수 COFDM 심볼들에 대해, 데이터 심볼들은 입력 채널(72)로부터 취해져, 어드레스 발생기(102)에 의해 각 COFDM 심볼에 대해 발생된 어드레스(120)의 시퀀스에 따라 인터리버 RAM(124.1)에 기록된다. 기록 어드레스는 기술된 인터리버로서 기록 어드레스들의 셔플링에 의해 달성되도록 짝수 심볼에 대해 제공된다. 따라서, 각 인터리빙된 심볼 y(h(g)) = y'(q)이다.
홀수 심볼들에 대해, 동일한 인터리버 RAM(124.2)가 사용된다. 그러나, 도 4에 도시된 바와 같이, 홀수 심볼에 대해 기록 순서(132)는 이전 짝수 심볼(126)을 리드 아웃하기 위해 사용된 동일한 어드레스 시퀀스 내에 있다. 이러한 특징은 홀수 및 짝수 심볼 인터리버 실행이 단순히 1만을 사용하도록 하며, 주어진 어드레스에 대한 리드-아웃 동작을 제공하는 RAM은 기록 동작 전에 수행된다. 홀수 심볼들 동안 인터리버 RAM(124)에 기록된 데이터 심볼들은 다음 짝수 COFDM 심볼 등에 대한 어드레스 발생기(102)에 의해 발생된 시퀀스(134)에서 리드 아웃된다.
요약하면, 도 4에 도시된 바와 같이, 어드레스들 H(q)의 세트는 모든 활성 캐리어들에 대해 계산되었으며, 입력 벡터 Y'=(y0', y1', y2',...,tNmax-1')는 처리되어, 다음과 같이 규정된 인터리빙된 벡터 Y=(y0, y1, y2, ..., yNmax-1)를 발생시킨다.
yH(q) = 짝수 심볼들에 대한 y'q, 여기서 q=0,...,Nmax-1,
yq = 홀수 심볼들에 대한 y'H(q), 여기서 q=0,...,Nmax-1,
다시 말해서, 짝수 OFDM 심볼들에 대해 입력 워드들은 순열 방식으로 메모리에 기록되고 순차 방식으로 다시 판독되는 반면에, 홀수 심볼들에 대해 입력 워드들은 순차 방식으로 기록되고 다시 순열 방식으로 판독된다. 앞의 경우에, 순열 H(q)는 다음과 같은 표로 규정된다.
q 1 2 3 4
H(Q) 1 3 0 2
표 1: 단순 경우의 순열, 여기서 Nmax=4
도 4에 도시된 바와 같이, 디-인터리버(340)는 동일한 어드레스 발생기에 의해 발생된 동일한 어드레스 세트를 적용하나 역으로 기록 및 리드 아웃 어드레스를 적용함으로써 인터리버(100)에 의해 적용된 인터리빙을 반전시키기 위해 동작한다. 마찬가지로, 짝수 심볼들에 대해, 기록 어드레스들(342)은 순차 순서인 반면에, 리드 아웃 어드레스(344)는 어드레스 발생기에 의해 제공된다. 상응하게, 홀수 심볼들에 대해 기록 순서(346)는 어드레스 발생기에 의해 발생된 어드레스 세트로부터 결정되며, 리드 아웃(348)은 순차 순서로 이루어진다.
어드레스 발생
순열 함수 H(q)를 발생시키기 위해 사용된 알고리즘의 개략적인 블록도는 2K 모드에 대한 도 5 및 8K 모드에 대한 도 6에 도시되어 있다.
2K 모드에 대한 어드레스 발생기(102.1)의 실행은 도 5에 도시되어 있다. 도 5에서, 선형 피드백 시프트 레지스터는 발생기 다항식에 따라 시프트 레지스터(200.1)의 스테이지들에 접속된 XOR-게이트(202.1) 및 10개의 레지스터 스테이지들(200.1)에 의해 형성된다. 따라서, 시프트 레지스터(200.1)의 내용에 따라, 시프트 레지스터의 다음 비트는 시프트 레지스터 R[0] 및 레지스터 스테이지 R[3]의 내용을 XOR 연산함으로서 XOR 게이트(202.1)의 출력으로부터 제공된다. 발생기 다항식에 따라 의사 랜덤 비트 시퀀스는 시프트 레지스터(200.1)의 내용으로부터 발생된다. 그러나, 2K 모드에 대한 어드레스를 발생시키기 위해, 순열 회로(210.1)의 출력에서 순서
Figure 112005020049778-pat00007
로부터 순서 Ri[n]으로 시프트 레지스터(200.1)내의 비트들의 순서를 순열로 배치하는 순열 회로(210.1)가 제공된다. 순열 회로(210.1)의 출력으로부터 비트들은 토글 회로(218.1)에 의해 제공되는 채널(214.1)을 통해 최상위 비트가 가산된 접속 채널(212.1)에 제공된다. 11비트 어드레스는 채널(212.1)을 통해 발생된다. 그러나, 어드레스를 인증하기 위해, 어드레스 체크 회로(216.1)는 그것이 캐리어 신호들의 최대 수를 초과하는지 여부를 결정하기 위해 발생된 어드레스를 분석한다. 만일 초과한다면, 제어 신호는 발생되어 접속 채널(220.1)을 통해 제어 유닛(224.1)에 제공된다. 만일 발생된 어드레스가 캐리어 신호들의 최대수를 초과한다면, 어드레스는 거절되며 새로운 어드레스가 특정 심볼을 위해 재발생된다.
8K 모드에 대한 어드레스 발생기(102.2)는 도 6에 도시된다. 도 6에 도시된 8K 모드에 대한 어드레스 발생기의 부분들은 2K 모드에 대해 도시된 부분들에 대응하며, 반복을 피하기 위해 도 6 및 도 5사이의 차이들만이 기술된다. 본질적으로, 도 6 및 도 5간의 차이점은 선형 피드백 시프트 레지스터(200.2)가 0 내지 8191의 어드레스를 발생시키기 위해 12개의 시프트 레지스터 스테이지들을 가진다. 다시, 시프트 레지스터는 발생기 다항식에 따라 선택된 시프트 레지스터 스테이지들을 XOR 연산함으로서 형성된다. 그 다음에, 어드레스는 미리결정된 순서에 따라 결정된 시프트 레지스터(200.2)내의 비트들의 순서를 순열로 배치시킴으로서 형성된다. 다시, 발생기 다항식 및 순열 순서는 2K 모드와 다른 8K 모드를 위해 제공된다.
요약하면, 2K 모드 및 8K 모드에 대해 (Nr-1) 비트 워드 R'i이 LFSR(선형 피드백 시프트 레지스터)를 사용하여 Nr=log2Mmax로 규정되며, 상기 2K모드에서 Mmax=2048이며 8K모드에서 Mmax=8192이다.
이러한 시퀀스를 발생시키기 위해 사용된 다항식들은 다음과 같다.
2K 모드:
Figure 112005020049778-pat00008
8K 모드:
Figure 112005020049778-pat00009
여기서 i는 0에서 Mmax-1까지 변화한다.
일단 하나의 R'i 워드가 발생되면, Ri로 불리는 다른 (Nr-1) 비트 워드를 발생시키기 위해 순열을 진행시킨다. Ri는 표 1 및 2에 주어된 비트 순열들에 의해 R'i로부터 유도된다.
R'i비트 위치들 9 8 7 6 5 4 3 2 1 0
Ri비트 위치들 0 7 5 1 8 2 6 9 3 4
표 2: 2K 모드에 대한 비트 순열
R'i비트 위치들 11 10 9 8 7 6 5 4 3 2 1 0
Ri비트위치들 5 11 3 0 10 8 6 9 2 4 1 7
표 3: 8K 모드에 대한 비트 순열
예로서, 이는 2K 모드에 대해 R'i의 비트 번호 9가 Ri의 비트 위치번호 0에 전송된다는 것을 의미한다.
이어서, 어드레스 H(q)는 다음과 같은 식을 통해 Ri로부터 유도된다.
Figure 112005020049778-pat00010
상기 식의
Figure 112005020049778-pat00047
부분은 토글 블록 T(218)에 의해 도 5 및 도 6에 표현된다.
그 다음에, 어드레스 검사는 발생된 어드레스가 허용가능한 어드레스들의 범위내에 있는지를 검사하기 위해 H(q)에 대해 실행되며, 만일 H(q)<Nmax(여기서 2K 모드에서 Nmax=1512 이고 8K모드에서 Nmax=6048이다)이면, 어드레스는 유효하다. 만일 어드레스가 유효하지 않으면, 제어 유닛이 실행되어 인덱스 i를 증가시켜 새로운 H(q)를 발생시키기 시작할 것이다.
토글 블록의 역할은 행에서 Nmax를 두배 초과하는 어드레스를 발생시키지 않는 것이다. 사실상, 만일 초과 값이 발생되면, 이는 어드레스 H(q)의 MSB(즉, 토글 비트)가 1인 것을 의미한다. 그래서, 발생된 다음 값은 유효 어드레스가 발생하도록 MSB를 0으로 설정한다.
다음 식들은 전체 연산을 합산하며 상기 알고리즘의 루프 구조를 이해하는데 도움이된다.
Figure 112004012197615-pat00012
4K 모드에 대한 심볼 인터리버
본 발명에 따르면, 4K 모드에 대한 어드레스 발생기(102.3)는 도 7에 도시된다. 다시, 도 7의 어드레스 발생기는 도 5 및 도 6에 도시된 어드레스 발생기에 대응하며, 따라서 이들 도면간의 차이점만이 논의 및 설명될 것이다. 도 7에 도시된바와 같이, 선형 피드백 시프트 레지스터(200.3)는 11개의 시프트 레지스터 스테이지들을 가진다. 다시, XOR 게이트(202.3)는 의사-랜덤 비트 시퀀스를 발생시키기 위해 제공된다. COFDM 캐리어 신호들 중 하나의 신호상에 매핑하기 위한 입력 데이터 신볼의 어드레스를 형성하기 위해 시프트 레지스터의 내용들의 순열은 순열 회로(210.3)에 의해 제공된다.
심볼 인터리버는 Nmax=3024 데이터 심볼들의 블록들에 대해 동작한다(Mmax=4096).
R'i 시퀀스를 발생시키기 위해 사용된 다항식은 다음과 같다.
Figure 112004012197615-pat00013
벡터 Ri는 표 4에 주어진 비트 순열에 의해 벡터 R'i로부터 유도된다.
R'i비트 위치들 10 9 8 7 6 5 4 3 2 1 0
Ri비트 위치들 7 10 5 8 1 2 4 9 0 3 6
표 4: 4K 모드에 대한 비트 순열
인터리버의 입력은 벡터 Y'=(y0', y1',y'2 ,...,yNmax-1')로서 정의된다.
인터리버링된 벡터 Y=(y0, y1,y2 ,...,yNmax-1)는 다음과 같이 한정된다:
yH(q) = 짝수 심볼들에 대한 y'q, 여기서 q=0,...,Nmax-1,
yq = 홀수 심볼들에 대한 y'H(q), 여기서 q=0,...,Nmax-1,
수신기
도 8은 본 발명과 함께 사용될 수 있는 수신기의 예시적인 설명을 제공한다. 도 8에 도시된 바와 같이, COFDM 신호는 안테나(300)에 의해 수신되고 튜너(302)에 의해 검출되며 아날로그-대-디지털 변환기(analogue-to-digital converter; 304)에 의해 디지털 형식으로 변환된다. 가드 간격 제거 프로세서(306)는 데이터가 전송 파라미터 시그널링(TPS) 디코딩 유닛(311)과 상호작용하는 채널 추정기 및 상관기(310)와 관련하여 고속 퓨리에 변환(FFT) 프로세서(308)를 사용하여 COFDM 심볼로부터 복원되기 전에 수신된 COFDM 심볼로부터 가드 간격을 제거한다. 복조된 데이터는 디-맵퍼(de-mapper; 312)로부터 복원되며, 내부 심볼 디-인터리버(314)에 제공되며, 이는 디인터리빙된 데이터를 가진 출력 데이터 스트림을 재발생시키기 위해 수신된 데이터 심볼을 역으로 매핑시킨다.
심볼 디-인터리버(314)는 인터리버 메모리(340) 및 어드레스 발생기(342)를 가지며 도 9에 도시된 데이터 처리 장치로부터 형성된다. 인터리버 메모리는 도 4에 도시된 바와 같으며, 어드레스 발생기(342)에 의해 발생된 어드레스 세트들을 사용하여 디-인터리빙하기 위해 앞서 설명한 바와 같이 동작한다. 어드레스 발생기(342)는 도 7에 도시된 바와 같이 형성되며, 각각의 COFDM 서브-캐리어 신호들로부터 복원된 데이터 심볼들을 출력 데이터 스트림에 매핑시키기 위해 대응 어드레스들을 발생시키도록 구성된다.
도 8에 도시된 COFDM 수신기의 나머지 부분들은 에러 정정 디코딩 및 디-인터리빙을 수행하여 소스 데이터의 에러를 정정하여 소스 데이터의 추정값을 복원하기 위해 제공된다. 특히, 내부 코드 디인터리버(316) 및 내부 디코더(318)는 도 1에 도시된 송신기의 내부 인터리버(30) 및 내부 코더(28)에 의해 발생된 내부 컨벌루션 코드를 디코딩하기 위해 동작한다. 외부 디-인터리버(320) 및 외부 디코더(322)는 디스크램블러(324)에 의해 디스크램블링된 후에 리드-솔로몬 코드를 디코딩하여 소스(1)로부터 데이터의 추정값을 복원한다.
수신기 및 송신기에 대해 본 발명에 의해 제공된 한가지 장점은 수신기들 및 송신기들에서 동작하는 심볼 인터리버 및 심볼 디-인터리버가 발생기 다항식들 및 순열 순서를 변경시킴으로서 2K, 4K 및 8K 모드사이에서 스위칭될 수 있다는 점이다. 심볼 인터리버 및 디-인터리버가 도 5, 도 6 또는 도 7중 하나에 기술된 어드레스 발생기와 함께 도 4 및 도 9에 도시된 바와 같이 형성될 수 있기 때문에 융통성 있는 실시예가 제공된다. 따라서, 어드레스 발생기는 2K, 4K 및 8K모드 각각을 위해 지시된 순열 순서들 및 발생기 다항식들로 변경함으로써 다른 모드들에 적응될 수 있다. 예컨대, 이는 소프트웨 변경을 이용하여 달성될 수 있다. 대안적으로, 다른 실시예에서, DVB-T 전송 모드를 지시하는 임베딩된 TPS 신호는 TPS 채널 처리 유닛(311)의 수신기에서 검출될 수 있으며 검출된 모드에 따라 심볼 디-인터리버를 자동적으로 구성하기 위해 사용될 수 있다.
전술한 실시예들에 대한 다양한 수정들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 특히, 본 발명의 특징을 나타내기 위해 사용되었던 순열 순서 및 발생기 다항식의 예시적인 표현은 제한되지 않으며 순열 순서 및 발생기 다항식의 동등한 형태로 확장될 수 있다.
인식되는 바와 같이, 도 1 및 도 8에 도시된 송신기 및 수신기는 각각 예시적으로 제공되며 본 발명을 제한하지 않는다. 예컨대, 비트 인터리버, 맵퍼 및 디맵퍼와 대한 심볼 인터리버 및 디-인터리버의 위치가 변경될 수 있다는 것을 인식할 수 있다. 인터리버 및 디-인터리버의 효과는 비록 인터리버가 v-비트 벡터들 대신에 I/Q 심볼들을 인터리빙할지라도 그것의 상대위치에 의해 변경되지 않는다. 대응 변화가 수신기에서 만들어질 수 있다. 따라서, 인터리버 및 디-인터리버는 다른 데이터 타입들에서 동작할 수 있으며 예시적인 실시예들에서 기술된 위치와 다르게 위치가 설정될 수 있다.
앞서 언급된 바와 같이, 본 발명의 실시예들은 본 명세서에 참조문헌으로서 통합되는 DVB-T 및 DVB-H와 같은 DVB 표준들을 가진 응용을 가질 수 있다. 예컨대, 본 발명의 실시예들은 핸드헬드 모바일 단말기들에서 DVB-H 표준에 따라 동작하는 송신기 또는 수신기에 사용될 수 있다. 모바일 단말기들은 예컨대 (제 2, 제 3 또는 더 최신 세대들의) 이동전화들 또는 개인통신단말기 또는 태블릿 PC들과 통합될 수 있다. 이러한 모바일 단말기들은 빌딩들내에서 DVB-H 또는 DVB-T 호환가능 신호들을 수신할 수 있거나 예컨대 고속의 자동차 또는 열차들내에서 영화를 볼 수 있다. 모바일 단말기들은 예컨대 배터리, 주 전기 또는 저전압 DC 전원 또는 자동차 배터리에 의해 전력이 공급될 수 있다. DVB-H에 의해 제공될 수 있는 서비스들은 음성, 메시지, 인터넷 브라우징, 라디오, 정지 및/또는 동영상, 텔레비전 서비스, 대화방식 서비스, 또는 주문형 비디오를 포함한다. 서비스들은 서로 관련하여 동작할 수 있다. 본 발명은 DVB를 가진 응용에 제한되지 않으며 전송 또는 수신, 또는 고정 및 이동에 대한 다른 표준들로 확장될 수 있다.
참고문헌
[1] EN 300 744, "지상파 디지털 텔레비전에 대한 프레이밍 구조, 채널 코딩, 및 변조(Framing structure, channel coding and modulation for digital terrestrial television)", ETSI.
본 발명은 수신기들 및 송신기들에서 동작하는 심볼 인터리버 및 심볼 디-인 터리버가 발생기 다항식들 및 순열 순서를 변경시킴으로서 2K, 4K 및 8K 모드사이에서 스위칭될 수 있는 효과를 가진다.

Claims (15)

  1. 통신될 입력 심볼들을 직교 주파수 분할 다중화(OFDM: Orthogonal Frequency Division Multiplexed) 심볼의 미리결정된 수의 캐리어 신호들 상으로 매핑하도록 동작가능한 데이터 처리 장치에 있어서,
    상기 OFDM 캐리어 신호들 상으로 매핑하기 위한 상기 미리결정된 수의 데이터 심볼들을 리드-인(read-in)하고, 상기 매핑을 달성하기 위해 상기 OFDM 캐리어들에 대한 상기 데이터 심볼들을 리드-아웃(read-out)하도록 동작가능한 인터리버 메모리로서, 상기 리드-아웃은 상기 리드-인과 다른 순서로 행해지며, 상기 순서는 어드레스들의 세트로부터 결정되며, 상기 데이터 심볼들이 상기 캐리어 신호들 상에 인터리빙되는 효과를 갖는, 상기 인터리버 메모리, 및
    상기 어드레스들의 세트를 발생시키도록 동작가능한 어드레스 발생기로서, 상기 데이터 심볼이 매핑될 상기 캐리어 신호들 중 하나를 지시하기 위해 상기 입력 심볼들 각각에 대해 어드레스가 발생되는, 상기 어드레스 발생기를 포함하고,
    상기 어드레스 발생기는:
    미리결정된 수의 레지스터 스테이지들을 포함하며 발생기 다항식(generator polynomial)에 따라 의사-랜덤 비트 시퀀스를 발생시키도록 동작하는 선형 피드백 시프트 레지스터;
    상기 시프트 레지스터 스테이지들의 내용을 수신하고 상기 OFDM 캐리어들 중 한 캐리어의 어드레스를 형성하기 위해 순열 순서(permutation order)에 따라 상기 레지스터 스테이지들에 존재하는 비트들을 순열로 배열(permute)하도록 동작하는 순열 회로; 및
    발생된 어드레스가 상기 미리결정된 수의 캐리어들을 초과할 때 어드레스를 재발생시키기 위해 어드레스 검사 회로와 조합하여 동작가능한 제어 유닛을 포함하고,
    상기 OFDM 캐리어 신호들의 미리결정된 수는 실질적으로 4천개이며,
    상기 선형 피드백 시프트 레지스터는
    Figure 112005020049778-pat00014
    의 선형 피드백 시프트 레지스터에 대한 발생기 다항식을 가진 11개의 레지스터 스테이지들을 가지며, 상기 순열 순서는 아래의 표에 따라 상기 n번째 레지스터 스테이지
    Figure 112005020049778-pat00015
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 11비트 어드레스 Ri[n]를 형성하는 것을 특징으로 하는, 데이터 처리 장치.
    Figure 112005020049778-pat00016
     10 9 8 7 6 5 4 3 2 1 0
    Figure 112005020049778-pat00017
     7 10 5 8 1 2 4 9 0 3 6
  2. 제 1 항에 있어서, 상기 미리결정된 수의 캐리어 신호들은 3024개인, 데이터 처리 장치.
  3. 제 1 항에 있어서, 상기 인터리버 메모리는, 짝수 OFDM 심볼들에 대해, 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 상기 데이터 심볼들을 리드-인(read-in)하고 순차적 순서로 리드-아웃(read-out)함으로써, 홀수 OFDM 심볼들에 대해, 순차적 순서로 상기 심볼들을 상기 메모리 내로 리드-인하고 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 상기 메모리로부터 상기 데이터 심볼들을 리드-아웃함으로써, 상기 입력 데이터 심볼들의 상기 캐리어 신호들 상으로의 매핑을 달성하는, 데이터 처리 장치.
  4. 제 2 항에 있어서, 상기 인터리버 메모리는, 짝수 OFDM 심볼들에 대해 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 상기 데이터 심볼들을 리드-인하고 순차적 순서로 리드-아웃함으로써, 홀수 OFDM 심볼들에 대해 순차적 순서로 상기 심볼들을 상기 메모리 내로 리드-인하고 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 상기 메모리로부터 상기 데이터 심볼들을 리드-아웃함으로써, 상기 입력 데이터 심볼들의 상기 캐리어 신호들 상으로의 매핑을 달성하는, 데이터 처리 장치.
  5. 직교 주파수 분할 다중화(OFDM)를 사용하여 데이터를 전송하는 송신기에 있어서,
    상기 송신기는 상기 제 1 항 내지 제 4 항 중 어느 한 항에 따른 데이터 처리 장치를 포함하는, 송신기.
  6. 제 5 항에 있어서, 상기 송신기는 디지털 비디오 지상파 방송(Digital Video Broadcasting-Terrestrial) 표준 또는 디지털 비디오 핸드헬드 방송(Digital Video Broadcasting-Handheld) 표준에 따라 데이터를 전송하도록 동작가능한, 송신기.
  7. 직교 주파수 분할 다중화(OFDM) 심볼의 미리결정된 수의 캐리어 신호들로부터 수신된 심볼들을 출력 심볼 스트림으로 디-매핑(de-map)하도록 동작가능한 데이터 처리 장치에 있어서,
    상기 OFDM 캐리어 신호들로부터 미리결정된 수의 데이터 심볼들을 리드-인하고, 상기 디-매핑을 달성하기 위해 상기 데이터 심볼들을 상기 출력 심볼 스트림으로 리드-아웃하도록 동작가능한 위한 디-인터리버 메모리(de-interleaver memory)로서, 상기 리드-아웃은 상기 리드-인과 다른 순서로 행해지며, 상기 순서는 어드레스들의 세트로부터 결정되며, 상기 데이터 심볼들은 상기 OFDM 캐리어 신호들로부터 디-인터리빙되는 효과를 갖는, 상기 디-인터리버 메모리, 및
    상기 어드레스들의 세트를 발생시키도록 동작가능한 어드레스 발생기로서, 상기 출력 심볼 스트림으로 디-매핑될 상기 수신된 데이터 심볼들로부터 상기 OFDM 캐리어 신호를 지시하기 위해 상기 수신된 데이터 심볼들 각각에 대해 어드레스가 발생되는, 상기 어드레스 발생기를 포함하며,
    상기 어드레스 발생기는:
    미리결정된 수의 레지스터 스테이지들을 포함하며 발생기 다항식에 따라 의사-랜덤 비트 시퀀스를 발생시키도록 동작가능한 선형 피드백 시프트 레지스터;
    상기 시프트 레지스터 스테이지들의 내용을 수신하고, 상기 OFDM 캐리어들 중 한 캐리어의 어드레스를 형성하기 위해 순열 순서에 따라 상기 레지스터 스테이지들에 존재하는 비트들을 순열로 배열하는 순열 회로; 및
    발생된 어드레스가 상기 미리결정된 수의 캐리어들을 초과할 때 어드레스를 재발생하기 위해 어드레스 검사 회로와 조합하여 동작가능한 제어 유닛을 포함하고,
    상기 미리결정된 수의 OFDM 캐리어 신호들은 실질적으로 4천개이며,
    상기 선형 피드백 시프트 레지스터는
    Figure 112005020049778-pat00018
    의 선형 피드백 시프트 레지스터에 대한 발생기 다항식을 갖는 11개의 레지스터 스테이지들을 가지며, 상기 순열 순서는 아래의 표에 따라 n번째 레지스터 스테이지
    Figure 112005020049778-pat00019
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 11비트 어드레스
    Figure 112005020049778-pat00020
    를 형성하는 것을 특징으로 하는, 데이터 처리 장치.
    Figure 112005020049778-pat00021
     10 9 8 7 6 5 4 3 2 1 0
    Figure 112005020049778-pat00022
     7 10 5 8 1 2 4 9 0 3 6
  8. 제 7 항에 있어서, 상기 미리결정된 수의 캐리어 신호들은 3024개인, 데이터 처리 장치.
  9. 제 7 항에 있어서, 상기 디-인터리버 메모리는, 짝수 OFDM 심볼들에 대해, 순차 순서에 따라 상기 데이터 심볼들을 리드-인하고 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 메모리로부터 상기 데이터 심볼들을 리드-아웃함으로써, 홀수 OFDM 심볼들에 대해서는, 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 상기 메모리로 상기 심볼들을 리드-인하고 순차 순서에 따라 상기 메모리로부터 상기 데이터 심볼들을 리드-아웃함으로써, 상기 캐리어 신호들로부터 상기 출력 데이터 스트림 상으로 상기 수신된 데이터 심볼들의 상기 디-매핑을 달성하도록 배치되는, 데이터 처리 장치.
  10. 제 8 항에 있어서, 상기 디-인터리버 메모리는, 짝수 OFDM 심볼들에 대해, 순차 순서에 따라 상기 데이터 심볼들을 리드-인하고 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 메모리로부터 상기 데이터 심볼들을 리드-아웃함으로써, 홀수 OFDM 심볼들에 대해서는, 상기 어드레스 발생기에 의해 발생된 상기 어드레스들의 세트에 따라 상기 메모리로 상기 심볼들을 리드-인하고 순차 순서에 따라 상기 메모리로부터 상기 데이터 심볼들을 리드-아웃함으로써, 상기 캐리어 신호들로부터 상기 출력 데이터 스트림 상으로 상기 수신된 데이터 심볼들의 상기 디-매핑을 달성하도록 배치되는, 데이터 처리 장치.
  11. 직교 주파수 분할 다중화(OFDM) 변조 신호로부터 데이터를 수신하기 위한 수신기에 있어서,
    상기 수신기는 제 7 항 내지 제 10 항 중 어느 한 항에 따른 데이터 처리 장치를 포함하는, 수신기.
  12. 제 11 항에 있어서, 상기 수신기는 디지털 비디오 지상파 방송 표준 또는 핸드헬드 표준에 따라 변조되는 데이터를 수신하도록 동작가능한, 수신기.
  13. 통신될 입력 심볼들을 직교 주파수 분할 다중화(OFDM) 심볼의 미리결정된 수의 캐리어 신호들 상으로 매핑하는 방법에 있어서,
    상기 OFDM 캐리어 신호들 상으로 매핑하기 위한 상기 미리결정된 수의 데이터 심볼들을 리드-인하는 단계,
    상기 매핑을 달성하기 위해 상기 OFDM 캐리어들에 대한 상기 데이터 심볼들을 리드-아웃하는 단계로서, 상기 리드-아웃은 상기 리드-인과 다른 순서로 행해지고, 상기 순서는 어드레스들의 세트로부터 결정되며, 상기 데이터 심볼들이 상기 캐리어 신호들 상에 인터리빙되는 효과를 갖는, 상기 리드-아웃하는 단계, 및
    상기 어드레스들의 세트를 발생시키는 단계로서, 상기 데이터 심볼이 매핑되는 상기 캐리어 신호들 중 한 신호를 지시하기 위해 상기 입력 심볼들 각각에 대해 어드레스가 발생되는, 상기 어드레스들의 세트를 발생시키는 단계를 포함하며,
    상기 어드레스들의 세트를 발생시키는 단계는:
    발생기 다항식에 따라 의사-랜덤 비트 시퀀스를 발생시키기 위해, 미리결정된 수의 레지스터 스테이지들을 포함하는 선형 피드백 시프트 레지스터를 사용하는 단계;
    상기 OFDM 캐리어들 중 한 캐리어의 어드레스를 형성하기 위해 순열 순서에 따라 상기 레지스터 스테이지들에 존재하는 비트들을 순열로 배열하기 위해, 상기 시프트 레지스터 스테이지들의 내용을 수신하는 순열 회로를 사용하는 단계;및
    발생된 어드레스가 상기 미리결정된 수의 캐리어들을 초과할 때 어드레스를 재발생시키는 단계를 포함하고,
    상기 미리결정된 수의 OFDM 캐리어 신호들은 실질적으로 4천개이며,
    상기 선형 피드백 시프트 레지스터는
    Figure 112005020049778-pat00023
    의 선형 피드백 시프트 레지스터에 대한 발생기 다항식을 갖는 11개 레지스터 스테이지들을 가지며, 상기 순열 순서는 아래의 표에 따라 n번째 레지스터 스테이지
    Figure 112005020049778-pat00024
    에 존재하는 비트로부터 상기 i번째 데이터 심볼에 대한 11비트 어드레스
    Figure 112005020049778-pat00025
    을 형성하는 것을 특징으로 하는, 매핑 방법.
    Figure 112005020049778-pat00026
     10 9 8 7 6 5 4 3 2 1 0
    Figure 112005020049778-pat00027
     7 10 5 8 1 2 4 9 0 3 6
  14. 직교 주파수 분할 다중화(OFDM) 심볼의 미리결정된 수의 캐리어 신호들로부터 수신된 심볼들을 출력 심볼 스트림으로 디-매핑하는 방법에 있어서,
    상기 OFDM 캐리어 신호들로부터 상기 미리결정된 수의 데이터 심볼들을 리드-인하는 단계,
    상기 디-매핑을 달성하기 위해 상기 데이터 심볼들을 상기 출력 심볼 스트림으로 리드-아웃하는 단계로서, 상기 리드-아웃은 상기 리드-인과 다른 순서로 행해지고, 상기 순서는 어드레스들의 세트로부터 결정되며, 상기 데이터 심볼들이 상기 OFDM 캐리어 신호들로부터 디인터리빙되는 효과를 갖는, 상기 리드-아웃하는 단계, 및
    상기 어드레스들의 세트를 발생시키는 단계로서, 상기 수신된 데이터 심볼이 상기 출력 심볼 스트림 내로 디-매핑될 상기 OFDM 캐리어 신호를 지시하기 위해 상기 수신된 심볼들 각각에 대해 어드레스가 발생하는, 상기 어드레스들의 세트를 발생시키는 단계를 포함하며,
    상기 어드레스들의 세트를 발생시키는 단계는:
    발생기 다항식에 따라 의사-랜덤 비트 시퀀스를 발생시키기 위해, 미리결정된 수의 레지스터 스테이지들을 포함하는 선형 피드백 시프트 레지스터를 사용하는 단계;
    상기 시프트 레지스터 스테이지들의 내용을 수신하고, 상기 OFDM 캐리어들 중 한 캐리어의 어드레스를 형성하기 위해 순열 순서에 따라 상기 레지스터 스테이지들에 존재하는 비트들을 순열로 배열하는 순열 회로를 사용하는 단계; 및
    발생된 어드레스가 상기 미리결정된 수의 캐리어들을 초과할 때 어드레스를 재발생하는 단계를 포함하고,
    상기 미리결정된 수의 OFDM 캐리어 신호들은 실질적으로 4천개이며,
    상기 선형 피드백 시프트 레지스터는
    Figure 112005020049778-pat00028
    의 선형 피드백 시프트 레지스터에 대한 발생기 다항식을 갖는 11개 레지스터 스테이지들을 가지며, 상기 순열 순서는 아래의 표에 따라 n번째 레지스터 스테이지
    Figure 112005020049778-pat00029
    에 존재하는 비트로부터 상기 i번째 데이터 심볼에 대한 11비트 어드레스
    Figure 112005020049778-pat00030
    을 형성하는 것을 특징으로 하는, 디-매핑 방법.
    Figure 112005020049778-pat00031
     10 9 8 7 6 5 4 3 2 1 0
    Figure 112005020049778-pat00032
     7 10 5 8 1 2 4 9 0 3 6
  15. 직교 주파수 분할 다중화 심볼의 실질적으로 4천개 캐리어들 상에 인터리빙된 데이터 심볼들의 전송 또는 수신에 사용하기 위한 어드레스 발생기에 있어서,
    상기 어드레스 발생기는 상기 데이터 심볼이 매핑 또는 디-매핑될 상기 캐리어 신호들 중 하나의 신호를 지시하기 위해 상기 데이터 심볼들의 각각에 대해 각각의 어드레스가 발생되고,
    상기 어드레스 발생기는:
    미리결정된 수의 레지스터 스테이지들을 포함하며 발생기 다항식에 따라 의사-랜덤 비트 시퀀스를 발생시키도록 동작가능한 선형 피드백 시프트 레지스터;
    상기 시프트 레지스터 스테이지의 내용을 수신하고 상기 OFDM 캐리어들 중 한 캐리어의 어드레스를 형성하기 위해 순열 순서에 따라 상기 레지스터 스테이지들에 존재하는 비트들을 순열로 배열하는 순열 회로; 및
    발생된 어드레스가 상기 미리결정된 수의 캐리어들을 초과할 때 어드레스를 재발생시키기 위해 어드레스 검사 회로와 조합하여 동작가능한 제어 유닛을 포함하고,
    상기 선형 피드백 시프트 레지스터는
    Figure 112005020049778-pat00048
    의 선형 피드백 시프트 레지스터에 대한 발생기 다항식을 갖는 11개의 레지스터 스테이지들을 가지며, 상기 순열 순서는 아래의 표에 따라 n번째 레지스터 스테이지
    Figure 112005020049778-pat00049
    에 존재하는 비트로부터 상기 i번째 데이터 심볼에 대한 11비트 어드레스
    Figure 112005020049778-pat00050
    을 형성하는, 어드레스 발생기.
    Figure 112005020049778-pat00051
     10 9 8 7 6 5 4 3 2 1 0
    Figure 112005020049778-pat00052
     7 10 5 8 1 2 4 9 0 3 6
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