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KR100642393B1 - 반도체소자의 패턴 형성방법 - Google Patents

반도체소자의 패턴 형성방법 Download PDF

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KR100642393B1 KR1020050020928A KR20050020928A KR100642393B1 KR 100642393 B1 KR100642393 B1 KR 100642393B1 KR 1020050020928 A KR1020050020928 A KR 1020050020928A KR 20050020928 A KR20050020928 A KR 20050020928A KR 100642393 B1 KR100642393 B1 KR 100642393B1
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Abstract

본 발명의 반도체소자의 패턴 형성방법은, 제1 영역에는 상대적으로 작은 제1 폭을 가지면서 스트라이프 형태로 이루어지고, 제2 영역에는 상대적으로 큰 제2 폭을 갖는 패턴을 형성하기 위한 것이다. 이 방법에 따르면, 먼저 패터닝하고자 하는 대상막질 위에 포토레지스트막을 형성한다. 다음에 노광 및 현상공정을 수행하여 대상막질의 제거될 부분을 노출시키는 포토레지스트막패턴을 형성한다. 여기서 노광공정은, 제1 영역 및 제2 영역에 제1 폭에 대응되는 폭을 갖는 주패턴이 배치되고, 제2 영역에는 주패턴과 인접되게 배치되는 적어도 하나 이상의 보조패턴이 구비된 마스크를 이용하여 수행한다. 다음에 포토레지스트막패턴을 식각마스크로 한 식각공정으로 대상막질의 노출부분을 제거하여 패턴을 형성한다.
HEIP, 게이트패턴, 마스크, 주패턴, 보조패턴

Description

반도체소자의 패턴 형성방법{Method of forming a pattern in semiconductor device}
도 1은 소자분리영역 및 액티브영역의 경계부분에서의 게이트패턴을 나타내 보인 레이아웃도이다.
도 2는 도 1의 게이트패턴을 형성하기 위하여 사용되었던 종래의 마스크를 나타내 보인 레이아웃도이다.
도 3은 본 발명에 따른 반도체소자의 패턴 형성방법에 사용되는 마스크의 일 예를 나타내 보인 레이아웃도이다.
도 4는 도 3의 마스크를 선 Ⅳ-Ⅳ'을 따라 절단하여 나타내 보인 단면도이다.
도 5 내지 도 9는 도 3의 마스크를 이용한 본 발명에 따른 반도체소자의 패턴 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 10은 본 발명에 따른 반도체소자의 패턴 형성방법에 의해 만들어진 게이트패턴을 도 3의 마스크와 중첩하여 나타내 보인 평면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 포토리소그라피(photolithography) 공정을 이용한 반도체소자의 패턴 형성방법에 관한 것이다.
최근 반도체소자의 집적도가 증가함에 따라, 포토리소그라피 공정을 이용하여 미세패턴을 형성하는 기술도 또한 크게 발전하였다. 특히 게이트패턴을 미세하게 형성함으로써 트랜지스터의 채널길이도 점점 작아지고 있다. 그러나 트랜지스터의 채널길이가 작아짐에 따라 짧은채널효과(SCE; Short Channel Effect)에 의한 여러 가지 좋지 않은 특성들이 문제시되고 있다. 따라서 그와 같은 짧은채널효과를 억제하기 위한 여러 가지 방법들이 연구되고 제안되고 있는 실정이다.
짧은채널효과를 유발시키는 원인들 중의 하나는 핫 일렉트론에 의한 펀치스루(Hot Electron Induced Punchthrough; 이하 HEIP) 현상이다. 이 HEIP 현상은, 특히 p채널형 모스트랜지스터에서 핫 일렉트론들이 드레인영역 근처의 게이트절연막 내에 트랩되고, 이 트랩된 핫 일렉트론에 의해 드레인영역에 인접한 곳에 반전층이 형성되는 현상이다. 이 HEIP 현상은 드레인영역에 인접하여 반전층을 형성시킴으로써 유효채널길이를 감소시키며, 그 결과 짧은채널효과가 더욱 더 심해진다. 이와 같은 HEIP 현상은 일반적인 액티브영역 내에서도 발생하지만, 액티브영역과 소자분리영역의 경계면에서도 발생한다. 따라서 액티브영역과 소자분리영역의 경계면에서 HEIP 현상이 발생하는 현상을 억제하기 위해서는 이 부분에서의 게이트패턴이 충분한 폭을 갖도록 형성할 필요가 있다.
도 1은 액티브영역과 소자분리영역의 경계면에서의 HEIP 현상을 방지하기 위하여 만들고자 하는 게이트패턴을 나타내 보인 레이아웃도이다.
도 1에 도시된 바와 같이, 상호 인접되게 배치되는 소자분리영역(110)과 액티브영역(120)을 가로지르도록 스트라이프(stripe) 형태의 게이트패턴(130)이 배치된다. 게이트패턴(130)은, 소자분리영역(110) 및 액티브영역(120)에서는 상대적으로 작은 폭(w1)을 갖는 반면에, 소자분리영역(110)과 액티브영역(120)의 경계부분에서는 상대적으로 큰 폭(w2)을 갖는다. 이와 같이 소자분리영역(110)과 액티브영역(120)의 경계부분에서 상대적으로 큰 폭(w2)을 갖도록 함으로써, 이 부분에서의 HEIP 현상이 발생하는 것을 억제할 수 있다.
도 2는 도 1의 게이트패턴을 형성하기 위하여 사용되는 종래의 마스크를 나타내 보인 레이아웃도이다.
도 2에 도시된 바와 같이, 종래의 마스크(200)는, 투명기판(210) 위에 광차단막패턴(220)이 배치되는 구조로 이루어진다. 광차단막패턴(220)은 형성하고자 하는 게이트패턴, 즉 도 1에 나타낸 게이트패턴(130)과 유사한 형상을 갖는다. 따라서 소자분리영역(110)과 액티브영역(120)의 경계부분에 대응되는 부분에서의 폭이 다른 부분에서의 폭보다 상대적으로 크다.
이와 같은 종래의 마스크(200)를 사용하여 노광 및 현상공정에 이은 식각공정을 수행하게 되면, 도 1에 나타낸 게이트패턴(130)을 얻을 수 있다. 즉 소자분리영역(110)과 액티브영역(120)의 경계부분에서의 게이트패턴(130)의 프로파일은 마스크(200)의 광차단막패턴(220)의 돌출부분의 돌출정도(a)와, 길이(b)와 폭(c)에 의해 좌우되어 결정된다. 그런데 이 경우 소자분리영역(110)과 액티브영역(120)의 경계부분에서는 마스크(200)의 오정렬 등의 원인에 의해 정확한 CD(Critical Dimension) 조절이 용이하지 않으며, 특히 디자인룰이 작아질수록 더욱 더 CD 조절이 어려워서 소망하는 프로파일의 게이트패턴(130)을 얻기가 용이하지 않고 있다.
본 발명이 이루고자 하는 기술적 과제는, CD 조절이 용이하고 원하는 프로파일의 패턴을 형성할 수 있도록 하는 반도체소자의 패턴 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 패턴 형성방법은, 제1 영역에는 상대적으로 작은 제1 폭을 가지면서 스트라이프 형태로 이루어지고, 제2 영역에는 상대적으로 큰 제2 폭을 갖는 패턴을 형성하기 위한 반도체소자의 패턴 형성방법에 있어서, 패터닝하고자 하는 대상막질 위에 포토레지스트막을 형성하는 단계; 노광 및 현상공정을 수행하여 상기 대상막질의 제거될 부분을 노출시키는 포토레지스트막패턴을 형성하되, 상기 노광공정은 상기 제1 영역 및 제2 영역에 상기 제1 폭에 대응되는 폭을 갖는 주패턴이 배치되고, 상기 제2 영역에는 상기 주패턴과 인접되게 배치되는 적어도 하나 이상의 보조패턴이 구비된 마스크막패턴을 이용하여 수행하는 단계; 및 상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 상기 대상막질의 노출부분을 제거하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 패턴은 게이트패턴일 수 있다.
이 경우, 상기 게이트패턴의 폭 중 상대적으로 큰 제2 폭을 갖는 제2 영역은 소자분리영역과 액티브영역의 경계부분을 포함하는 것이 바람직하다.
상기 마스크는 위상반전마스크일 수 있다.
이 경우, 상기 위상반전마스크의 주패턴의 광투과율은 6% 이하이고, 반전되는 위상은 180도인 것이 바람직하다.
상기 보조패턴은 상기 주패턴과 나란하게 배치되는 바 형태를 가질 수 있다.
상기 보조패턴과 상기 주패턴 사이의 이격거리는, 상기 보조패턴 폭의 2.5 내지 3배가 되도록 하는 것이 바람직하다.
상기 보조패턴의 폭은 상기 주패턴 폭의 1/3 내지 1/2배가 되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 반도체소자의 패턴 형성방법에 사용되는 마스크를 나타내 보인 레이아웃도이다.
도 3을 참조하면, 본 발명에 따른 반도체소자의 패턴 형성방법에 사용되는 마스크(300)는, 투명기판(310) 위에 배치되는 주패턴(320) 및 보조패턴(330)을 포함하여 구성된다. 주패턴(320) 및 보조패턴(330)은 광차단을 위한 패턴일 수 있다. 이 마스크(300)는 도 1의 게이트패턴(도 1의 130)을 형성하기 위한 것이다. 주패턴(320)은 형성하고자 하는 게이트패턴(130)과 유사한 프로파일을 가지며, 이에 따라 스트라이프 형태로 이루어진다. 보조패턴(330)은, 주패턴(320)의 양 측면으로부터 제1 간격(d1)으로 이격되도록 배치되는 제1 보조패턴(331)과, 주패턴(320)의 측면과 제1 간격(d1)보다 큰 제2 간격(d2)으로 제1 보조패턴(331)과 나란하게 배치되는 제2 보조패턴(332)을 포함한다. 경우에 따라서 제1 보조패턴(331)만으로 구성될 수 있으며, 또는 제2 보조패턴(332)과 나란하게 배치되는 제3 보조패턴을 더 포함할 수도 있다.
보조패턴(330)의 개수는 형성하고자 하는 패턴의 프로파일에 의해 결정된다. 도 1의 게이트패턴(130)과 같은 프로파일의 패턴을 형성하기 위해서는 주패턴(320)과 제1 보조패턴(331)의 간격(d1)은 제1 보조패턴(331)의 폭의 대략 2.5 내지 3배가 되도록 한다. 마찬가지로 제1 보조패턴(331)과 제2 보조패턴(332) 사이의 간격도 제1 보조패턴(331)의 폭의 대략 2.5 내지 3배가 되도록 한다.
보조패턴(330)의 폭은 실제 포토리소그라피공정을 수행하였을 때, 포토레지스트막패턴에 영향을 주지 않는 정도의 폭이다. 즉 도 3의 마스크(300)를 사용하여 노광 및 현상공정을 수행하더라도 보조패턴(330)과 같은 포토레지스트막패턴은 만들어지지 않는다. 이를 위하여 보조패턴(330)의 폭은 주패턴(320)의 폭의 대략 1/3 내지 1/2배가 되도록 한다.
도 4는 도 3의 마스크를 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.
도 4를 참조하면, 투명기판(310) 위에 반사방지막(311)이 배치되고, 그 위에 주 위상반전막패턴(320a)과 보조 위상반전막패턴(331a, 332a)이 배치된다. 보조 위 상반전막패턴(331a, 332a)은 제1 보조 위상반전막패턴(331a) 및 제2 보조 위상반전막패턴(332a)을 포함한다. 주 위상반전막패턴(320a) 위에는 주패턴(320)이 배치된다. 그리고 제1 보조 위상반전막패턴(331a) 및 제2 보조 위상반전막패턴(332a) 위에는 각각 제1 보조패턴(331) 및 제2 보조패턴(332)이 배치된다. 주패턴(320)과 제1 및 제2 보조패턴(331, 332)은 크롬막으로 이루어진다. 주 위상반전막패턴(320a)과 보조 위상반전막패턴(331a, 332a)의 광투과율은 대략 6% 이하이고, 반전되는 위상은 대략 180도이다. 본 실시예에서는 위상반전마스크를 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니다. 예컨대 주 위상반전막패턴(320a)만 없거나, 보조 위상반전막패턴(331a, 332a)만 없거나, 또는 주 위상반전막패턴(320a)과 보조 위상반전막패턴(331a, 332a)이 모두 없을 수도 있다.
도 5 내지 도 9는 도 3의 마스크를 이용한 포토리소그라피공정을 수행하여 게이트패턴을 형성하는 방법을 설명하기 위하여 나타내 보인 단면도들이다. 여기서 도 5와 도 7은 도 3의 선 A-A'을 따라 나타내 보인 단면도이고, 도 8은 도 3의 선 B-B'를 따라 나타내 보인 단면도이며, 그리고 도 6과 도 9는 도 3의 선 C-C'를 따라 나타내 보인 단면도이다.
먼저 도 5 및 도 6을 참조하면, 소자분리영역(110)에 의해 액티브영역(120)이 한정되는 반도체기판(500) 위에 게이트절연막(510)을, 예컨대 산화막으로 형성한다. 여기서 소자분리영역(110)에는 트랜치 소자분리막(111)이 배치되는 영역이며, 경우에 따라서는 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리막이 배치될 수도 있다. 다음에 게이트절연막(510) 위에 게이트(520)를, 예컨대 폴리실리 콘막, 금속실리사이드막 및 캡핑층으로 형성한다. 다음에 게이트(520) 위에 포토레지스트막(530)을 형성한다.
다음에 도 7 내지 도 9를 참조하면, 도 5 및 도 6의 결과물을 대상으로 도 3의 마스크(300)를 이용한 노광공정 및 현상공정을 수행하여 게이트(520)의 일부표면을 노출시키는 개구부(533)를 갖는 포토레지스트막패턴(532)을 형성한다. 그러면 소자분리영역(110)과 액티브영역(120)을 길게 관통하는 스트라이프 형태의 포토레지스트막패턴(532)이 만들어진다(도 9 참조). 이때 소자분리영역(110)과 액티브영역(120)의 경계부분에서는, 보조패턴(도 3의 330)의 존재로 인하여 상대적으로 큰 폭의 포토레지스트막패턴(532)이 만들어지고(도 7 참조), 나머지 부분에서는 상대적으로 작은 폭의 포토레지스트막패턴(532)이 만들어진다(도 8 참조).
다음에 상기 포토레지스트막패턴(532)을 식각마스크로 한 식각공정을 수행하여 개구부(533)에 의해 노출되는 게이트(520)의 노출부분을 제거한다. 그러면 포토레지스트막패턴(532)과 유사한 프로파일을 갖는 게이트패턴을 얻을 수 있다. 게이트패턴을 형성하기 위한 식각공정을 수행한 후에는 통상의 스트립공정을 수행하여 포토레지스트막패턴(532)을 제거한다.
도 10은 본 발명에 따른 반도체소자의 패턴 형성방법에 의해 만들어진 게이트패턴을 도 3의 마스크와 중첩하여 나타내 보인 평면도이다.
도 10을 참조하면, 게이트패턴(522)은 소자분리영역(110) 및 액티브영역(120)에서는 상대적으로 작은 제1 폭(w1')을 갖도록 형성된다. 반면에 소자분리영역(110)과 액티브영역(120)의 경계부분에서는 제1 폭(w1')보다 상대적으로 큰 제2 폭(w2')을 갖도록 형성된다. 이는 소자분리영역(110)과 액티브영역(120)의 경계부분에 배치되는 보조패턴(330)을 갖는 마스크(도 3의 300)를 사용하였기 때문이다. 또한 보조패턴(330)에 의해서 어떠한 별개의 패턴도 만들어지지 않는다. 소자분리영역(110)과 액티브영역(120)의 경계부분에서의 게이트패턴(522)의 돌출부분의 프로파일은, 마스크(300)의 주패턴(320)과 보조패턴(330) 사이의 간격(d1)에 의해 결정되며, 따라서 용이하게 CD 조절을 함으로써 소망하는 프로파일의 게이트패턴(522)을 만들 수 있다. 이 외에도 게이트패턴(522)의 돌출부분의 단부가 종래의 경우와 비교하여 평평하게 형성되며, 따라서 HEIP 현상의 발생을 효과적으로 억제할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 패턴 형성방법에 따르면, 주패턴 양쪽에 보조패턴을 구비한 마스크를 사용하여 포토리소그라피공정을 수행함으로써, 소자분리영역과 액티브영역의 경계부분에 상대적으로 큰 폭의 게이트패턴을 형성하여 HEIP 현상의 발생을 효과적으로 억제할 수 있다. 더욱이 주패턴과 보조패턴 사이의 간격을 조절함으로써 용이하게 CD 조절을 할 수 있으며, 또한 소망하는 프로파일을 갖도록 패턴을 형성할 수 있다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 제1 영역에는 상대적으로 작은 제1 폭을 가지면서 스트라이프 형태로 이루어지고, 제2 영역에는 상대적으로 큰 제2 폭을 갖는 게이트 패턴을 형성하기 위한 반도체소자의 패턴 형성방법에 있어서,
    패터닝하고자 하는 대상막질 위에 포토레지스트막을 형성하는 단계;
    노광 및 현상공정을 수행하여 상기 대상막질의 제거될 부분을 노출시키는 포토레지스트막패턴을 형성하되, 상기 노광공정은 상기 제1 영역 및 제2 영역에 상기 제1 폭에 대응되는 폭을 갖는 주패턴이 배치되고, 상기 제2 영역에는 상기 주패턴과 인접되게 배치되는 적어도 하나 이상의 보조패턴이 구비된 마스크를 이용하여 수행하는 단계; 및
    상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 상기 대상막질의 노출부분을 제거하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트패턴의 폭 중 상대적으로 큰 제2 폭을 갖는 제2 영역은 소자분리영역과 액티브영역의 경계부분을 포함하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  4. 제1항에 있어서,
    상기 마스크는 위상반전마스크인 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  5. 제4항에 있어서,
    상기 위상반전마스크의 주패턴의 광투과율은 6% 이하이고, 반전되는 위상은 180도인 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  6. 제1항에 있어서,
    상기 보조패턴은 상기 주패턴과 나란하게 배치되는 바 형태를 갖는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  7. 제1항에 있어서,
    상기 보조패턴과 상기 주패턴 사이의 이격거리는, 상기 보조패턴 폭의 2.5 내지 3배가 되도록 하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  8. 제1항에 있어서,
    상기 보조패턴의 폭은 상기 주패턴 폭의 1/3 내지 1/2배가 되도록 하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
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