KR100628303B1

KR100628303B1 - 가변 포인트 ｉｆｆｔ／ｆｆｔ 방법 및 장치

Info

Publication number: KR100628303B1
Application number: KR1020040070238A
Authority: KR
Inventors: 오현서; 전형구; 이현; 최원철
Original assignee: 한국전자통신연구원
Priority date: 2004-09-03
Filing date: 2004-09-03
Publication date: 2006-09-27
Anticipated expiration: 2024-09-03
Also published as: JP4499156B2; WO2006025631A1; US7626923B2; KR20060021479A; US20070201354A1; JP2008512031A

Abstract

본 발명은 가변 포인트 IFFT/FFT 방법 및 장치에 관한 것으로, 입력 데이터의 포인트에 IFFT 동작모드 제어신호에 따라서 가변되는 다수개의 보간 데이터를 삽입하여 IFFT 하드웨어에서 기 설정된 포인트를 가지도록 하는 보간 데이터 신호를 생성하는 IFFT 보간부; 상기 보간 데이터 신호를 입력받아 역고속 퓨리에 변환(Inverse Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 IFFT 연산부; 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 IFFT 동작모드 제어신호에 따라 상기 연산 데이터 신호중에서 일부만을 선택하여 출력하는 IFFT 모드 선택부; 및 상기 IFFT 동작모드 제어신호를 상기 IFFT 보간부와 상기 IFFT 모드 선택부에 출력하는 제어부로 구성된다. 따라서, 가변적인 크기의 IFFT/FFT의 계산을 하드웨어적으로 간단히 제공할 수 있다.

Description

가변 포인트 ＩＦＦＴ／ＦＦＴ 방법 및 장치{Method and apparatus of the variable points IFFT/FFT}

도 1은 본 발명의 일실시예에 따른 다양한 크기의 가변 IFFT를 수행할 수 있는 가변 포인트 IFFT 하드웨어 블럭도이다.

도 2는 도 1의 IFFT 보간부(100)를 상세히 나타낸 블럭도이다.

도 3은 도 1의 IFFT 모드 선택부(140)를 상세히 나타낸 블럭도이다.

도 4는 본 발명의 다른 일실시예에 따른 다양한 크기의 가변 FFT를 수행할 수 있는 가변 포인트 FFT 하드웨어 블럭도이다.

도 5는 도 4의 FFT 보간부(400)를 상세히 나타낸 블럭도이다.

도 6은 도 4의 FFT 모드 선택부(440)을 상세히 나타낸 블럭도이다.

도 7은 본 발명의 다른 일실시예에 따른 8-4포인트 가변 FFT 하드웨어의 블럭도이다.

도 8은 본 발명의 일실시예에 따른 다양한 크기의 가변 IFFT를 수행할 수 있는 가변 포인트 IFFT 하드웨어를 구현하는 흐름도이다.

도 9는 본 발명의 다른 일실시예에 따른 다양한 크기의 가변 FFT를 수행할 수 있는 가변 포인트 FFT 하드웨어를 구현하는 흐름도이다.

본 발명은 가변 포인트 IFFT/FFT 방법 및 장치에 관한 것으로, 더욱 상세하게는 1개의 OFDM 모뎀 장치 내에서 여러 IEEE 802.(11, 16e, 등) 계열의 다양한 크기의 IFFT/FFT 계산을 하드웨어적으로 수행할 수 있도록 하는 가변 포인트 IFFT/FFT 방법 및 장치에 관한 것이다.

무선 이동 통신은 고속의 이동성과 고속의 데이터 전송 능력을 요구하고 있다. 이러한 요구사항을 만족하기 위하여 계층 1(Physical Layer)에서 사용하는 모뎀 방식은 OFDM(Orthogonal Frequency Division Multiplex) 방식을 사용한다. OFDM에서 데이터를 송신하고 수신하는데 있어서 IFFT(Inverse Fast Fourier Transform) /FFT(Fast Fourier Transform) 장치가 필수적으로 요구된다.

IEEE 802.(11a, 16e, 등) 계열에서는 변조 규격으로 OFDM 방식을 채택하고 있으며 다양한 IFFT 크기를 정의하고 있다. 앞으로 상용화되는 고속 무선 통신 방식에서 모뎀은 주로 IEEE 802.(11a, 16e, 등) 계열이 사용될 것이며, 계층 1의 접속 방식에 구애받지 않는 가변적일 것을 요구하고 있다. 따라서 한 개의 모뎀에서 여러 가지 IEEE 802.(11a, 16e, 등) 계열 변조 및 복조 기능을 만족시키려면 다양한 크기의 IFFT(Inverse Fast Fourier Transform)/FFT(Fast Fourier Transform)를 수용할 수 있는 가변 포인트 IFFT/FFT 구조여야 한다. 본 발명은 OFDM 기술 분야에 속하며 모뎀 장치의 접속 규격이 가변적인 점에서 SDR (Software Defined Radio) 기술에 속한다고 볼 수도 있다.

종래의 기술은 가변적인 모뎀 구성을 위하여 고속의 DSP 프로세서를 사용해서 모뎀 기능을 소프트웨어적으로 처리해야만 하였다. 그러나 DSP 칩을 이용하여 소프트웨어적으로 처리할 경우 IFFT/FFT 크기가 커질수록 메모리 액세스 시간 소비로 인하여 실시간 구현이 어렵다는 단점이 있다.

본 발명이 이루고자 하는 기술적인 과제는 가변적으로 선택되는 모뎀 방식에 따라서 IFFT/FFT의 계산 크기가 64 포인트, 1024 포인트 또는 2048 포인트 등으로 달라지는데 여러 가지 가변적인 크기의 IFFT/FFT의 계산을 하드웨어적으로 간단히 구현하고자 하는 것이다.

상기 기술적 과제를 이루기 위한 본 발명에 의한 가변 포인트 IFFT 장치는, 입력 데이터의 포인트에 IFFT 동작모드 제어신호에 따라서 가변되는 다수개의 보간 데이터를 삽입하여 IFFT 하드웨어에서 기 설정된 포인트를 가지도록 하는 보간 데이터 신호를 생성하는 IFFT 보간부; 상기 보간 데이터 신호를 입력받아 역고속 퓨리에 변환(Inverse Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 IFFT 연산부; 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 IFFT 동작모드 제어신호에 따라 상기 연산 데이터 신호중에서 일부만을 선택하여 출력하는 IFFT 모드 선택부; 및 상기 IFFT 동작모드 제어신호를 상기 IFFT 보간부와 상기 IFFT 모드 선택부에 출력하는 제어부를 포함하는 것을 특징으로 가진다.

또한, 상기 기술적 과제를 이루기 위한 본 발명에 의한 가변 포인트 FFT 장치는, 입력 데이터 각각의 포인트 사이에 FFT 동작모드 제어신호에 따라 가변되는 주기를 가지고 보간 데이터를 삽입하여 FFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 FFT 보간부; 상기 보간 데이터 신호를 입력받아 고속 퓨리에 변환(Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 FFT 연산부; 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 FFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하는 FFT 모드 선택부; 및 상기 FFT 동작모드 제어신호를 상기 FFT 보간부와 상기 FFT 모드 선택부에 출력하는 제어부를 포함하는 것을 특징으로 가진다.

상기 기술적 과제를 이루기 위한 본 발명에 의한 가변 포인트 IFFT 방법은, (a) 입력 데이터의 포인트를 나누고 상기 나누어진 입력 데이터의 중간 영역에 IFFT 동작모드 제어신호에 따라서 가변되는 다수개의 보간 데이터를 삽입하여 IFFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 IFFT 제로 삽입단계; (b) 상기 (a)단계로부터 상기 보간 데이터 신호 입력받아 역고속 퓨리에 변환(Inverse Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 IFFT 연산단계; 및 (c) 상기 (b)단계로부터 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 IFFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하는 IFFT 모드 선택단계를 포함하는 것을 특징으로 가진다.

또한, 상기 기술적 과제를 이루기 위한 본 발명에 의한 가변 포인트 FFT 방법은, (a) 입력 데이터 각각의 포인트 사이에 FFT 동작모드 제어신호에 따라 가변되는 주기를 가지고 보간 데이터를 삽입하여 FFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 FFT 보간단계; (b) 상기 (a)단계에서 보간 데이터 신호를 입력받아 고속 퓨리에 변환(Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 FFT 연산단계; 및 (c) 상기 (b)단계에서 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 FFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하는 FFT 모드 선택단계를 포함하는 것을 특징으로 가진다.

이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.

도 1은 본 발명의 일실시예에 따른 다양한 크기의 가변 IFFT를 수행할 수 있는 가변 포인트 IFFT 하드웨어 블럭도이다. 도 2는 도 1의 IFFT 보간부(100)를 상세히 나타낸 블럭도이다. 도 3은 도 1의 IFFT 모드 선택부(140)를 상세히 나타낸 블럭도이다.

여기에서, 가변 포인트 IFFT 하드웨어는 IFFT 보간부(100), IFFT 연산부(120) 및 IFFT 모드 선택부(140)를 포함하여 구성된다.

도 1을 참조하면, 64 포인트, 128 포인트 및 256 포인트 IFFT를 수행할 수 있는 가변 포인트 IFFT 하드웨어 블럭도 구조를 나타내는 것이다. IFFT 보간부(100)와 IFFT 모드 선택부(140)는 동작모드 제어신호(S1)(S0)를 입력받아 해당하는 IFFT 동작 모드를 수행하게 된다.

동작모드 제어신호(S1)(S0)에 대한 가변 포인트 IFFT의 동작모드를 살펴보면 다음 표 1과 같다.

동작모드 제어신호 (S1, S0)	IFFT / FFT 동작모드
0 0	64 포인트
0 1	128 포인트
1 0	256 포인트
1 1	reserved

IFFT 보간부(IFFT interpolator)(100)는 IFFT 동작모드에 따라서 IFFT 하드웨어에 입력되는 입력 데이터의 중간 영역에 보간 데이터(바람직하게는, 제로('0'))를 삽입하는 역할을 수행한다. IFFT 보간부(100)의 보다 자세한 내부구성과 동작에 대하여는 도 2를 통하여 설명하기로 한다.

도 2를 참조하면, 동작모드 제어신호(S1)(S0)는

디코더(260)에 입력되어 동작 활성화 신호를 생성하게 된다.

디코더(260)에서 출력되는 동작 활성화 신호는 표 1에서 보는 바와 같이 4가지의 경우를 들 수 있다.

동작모드 제어신호(S1)(S0)가 '00'인 경우, 즉 64 포인트 IFFT 동작모드인 경우에는

디코더(260)는 1:4 보간기(1:4 interpolator)(200)에 동작 활성화 신호를 출력하게 된다.

그리고, 동작모드 제어신호(S1)(S0)가 '01'인 경우, 즉 128 포인트 IFFT 동 작모드인 경우에는

디코더(260)는 1:2 보간기(1:2 interpolator)(220)에 동작 활성화 신호를 출력하게 된다.

또한, 동작모드 제어신호(S1)(S0)가 '10'인 경우, 즉 256 포인트 IFFT 동작모드인 경우에는

디코더(260)는 버퍼(1:1 buffer)(240)에 동작 활성화 신호를 출력하게 된다.

나머지, 표 1에서 동작모드 제어신호(S1)(S0)가 '11'인 경우에는 예비(reserved)로 되어있다.

상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '00'이 입력되는 경우의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 64 포인트 IFFT 동작모드인 경우, 즉 입력 데이터(input data)가 64 포인트인 경우로써

1:4 보간기(1:4 interpolator)(200)에서는 64 포인트 입력 데이터(input data)를 전송 받아서 0 포인트에서 31 포인트까지 그리고 224 포인트에서 255 포인트까지의 범위 영역에는 전송하고자 하는 입력 데이터를 입력하고, 나머지 32 포인트에서 233포인트까지의 범위 영역에는 모두 제로(zero)를 입력하게 된다. 1:4 보간기(1:4 interpolator)(200)에서는 192개의 제로('0') 값을 삽입하여 IFFT 보간부(100)에서 출력되는 출력 데이터를 256 포인트로 일정하게 유지되도록 한다.

그리고, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '01'이 입력되는 경우의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 128 포인트 IFFT 동작모드인 경우, 즉 입력 데이터(input data)가 128 포인트인 경우로써

1:2 보간기(1:2 interpolator)(220)에서는 128 포인트 입력 데이터(input data)를 전송 받아서 0 포인트에서 63 포인트까지 그리고 192 포인트에서 255 포인트까지의 범위 영역에는 전송하고자 하는 입력 데이터를 입력하고, 나머지 64 포인트에서 191포인트까지의 범위 영역에는 모두 제로(zero)를 입력하게 된다. 1:2 보간기(1:2 interpolator)(220)에서는 128개의 제로('0') 값을 삽입하여 IFFT 보간부(100)에서 출력되는 출력 데이터를 256 포인트로 일정하게 유지되도록 한다.

또한, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '10'이 입력되는 경우의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 256 포인트 IFFT 동작모드인 경우, 즉 입력 데이터(input data)가 256 포인트인 경우로써

버퍼(1:1 buffer)(240)에서는 256 포인트 입력 데이터(input data)를 전송 받아서 0 포인트에서 255포인트까지의 범위 영역에 전송하고자 하는 입력 데이터를 입력하게 된다. 그럼으로써, IFFT 보간부(100)에서 출력되는 출력 데이터는 256 포인트로 일정하게 유지되게 된다.

IFFT 연산부(120)는 IFFT 보간부(100)에 의하여 출력되는 출력 데이터를 입 력받아, 이를 통하여 Inverse Fast Fourier Transform을 수행하게 된다.

여기에서, 64 포인트 IFFT 동작모드인 경우에는 IFFT 보간부(100)에서 입력 데이터의 중간 영역에 삽입된 제로('0') 값에 의하여 4배의 오버 샘플링이 수행되게 된다. 256 포인트 IFFT 연산에서 중간 포인트 영역(32~223)에 제로('0')를 삽입한 후에 IFFT 연산부(120)에서 IFFT 연산을 수행하게 되면 그 연산 결과는 256 포인트 연산 데이터가 나오게 된다. 하지만 실제 독립적인 입력 데이터는 64개밖에 없기 때문에 256 포인트 IFFT 연산 결과에서 독립적인 출력은 64개가 된다. 이와 같은 64개의 독립적인 출력이 0, 4, 8, 12, 16, ... 등의 이산적인 포인트에 나타난다. 디지털 신호 처리 이론에 따라서 나머지 1포인트에서 3포인트, 5포인트에서 7포인트, 9포인트에서 11포인트,... 등에 존재하는 192개의 출력 데이터는 IFFT 연산 시에 64개의 독립적 값들로부터 얻어진 종속적인 데이터들이다. 이와 같이 종속적인 192개의 데이터는 1포인트에서 3포인트, 5포인트에서 7포인트, 9포인트에서 11포인트,...사이의 데이터를 마치 오버 샘플링한 것처럼 0, 4, 8, 12, 16,... 포인트 사이사이를 보간 하게된다. 결과적으로 0을 1:4 비율로 삽입한 IFFT 연산 결과는 원래 출력의 4배의 오버 샘플링이 발생하는 결과가 나타나게 된다.

또한, 128 포인트 IFFT 동작모드인 경우에는 IFFT 보간부(100)에서 입력 데이터의 중간 영역에 삽입된 제로('0') 값에 의하여 2배의 오버 샘플링이 수행되게 된다. 이와 같이 IFFT 연산부(120)에서 연산되어 오버 샘플링된 IFFT 연산 데이터를 통하여 정상적인 계산 결과를 얻기 위해서는 IFFT 연산 데이터 중에서 해당하는 소정 데이터를 선택하기 위한 IFFT 모드 선택부(140)가 필요하게 된다. 즉, IFFT 연산부(120)에서 수행되어 생성된 IFFT 연산 데이터는 IFFT 모드 선택부(IFFT mode selector)(140)에 입력되게 되는데, IFFT 모드 선택부(140)의 보다 자세한 내부구성과 동작에 대하여는 도 3을 통하여 설명하기로 한다.

도 3을 참조하면, IFFT 모드 선택부(140)는 IFFT 연산부(120)를 통하여 입력되는 256 포인트로 이루어진 IFFT 연산 데이터를 입력받는다.

도 3을 참조하면, 동작모드 제어신호(S1)(S0)는

디코더(360)에 입력되어 동작 활성화 신호를 생성하게 된다.

디코더(360)에서 출력되는 동작 활성화 신호는 표 1에서 보는 바와 같이 4가지의 경우를 들 수 있다.

디코더(360)는 4:1 간축기(4:1 decimator)(300)에 동작 활성화 신호를 출력하게 된다.

그리고, 동작모드 제어신호(S1)(S0)가 '01'인 경우, 즉 128 포인트 IFFT 동작모드인 경우에는

디코더(360)는 2:1 간축기(2:1 decimator)(320)에 동작 활성화 신호를 출력하게 된다.

디코더(360)는 버퍼(1:1 buffer)(340)에 동작 활성화 신호를 출력하게 된다.

나머지, 표 1에서 동작모드 제어신호(S1)(S0)가 '11'인 경우에는 예비 (reserved)로 되어있다.

상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '00'이 입력되는 경우의 IFFT 모드 선택부(140)의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 64 포인트 IFFT 동작모드인 경우로써

디코더(360)는 4:1 간축기(300)에 동작 활성화 신호를 출력하게 된다.

4:1 간축기(300)에서는 IFFT 연산 데이터에서 4개의 데이터 중 1개의 데이터를 선택하여 출력하도록 한다. 4:1 간축기(300)에서는 IFFT 연산 데이터중 4개의 데이터 중에서 1개의 데이터를 선택하여 원래의 입력 데이터(input data)의 64 포인트와 일치하도록 64 포인트의 출력 데이터(output data)를 생성하게 되는 것이다. 또한, 4:1 간축기(300)에서는 256 포인트 IFFT 구조에서 64 포인트 IFFT의 출력을 보상하여 주기 위하여 256/64 즉, 4배만큼의 스케일링(scaling)값을 곱하여 준다. 4배만큼의 스케일링값을 곱하여 주는 이유는 256포인트 기반의 IFFT의 결과는 1/256이 곱해진 결과이나 원하는 IFFT의 포인트 수는 64이기 때문에 결과값은 1/64가 곱해진 결과가 나와야 하기 때문이다. 즉, 4배만큼 곱해서 1/256이 1/64가 되도록 만들어 줘야 되기 때문에 4의 스케일링(scaling)값을 곱해준다.

그리고, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '01'이 입력되는 경우의 IFFT 모드 선택부(140)의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 128 포인트 IFFT 동작모드인 경우로써

디코더(360)는 2:1 간축기(320)에 동작 활성화 신호를 출력하게 된다.

2:1 간축기(320)에서는 IFFT 연산 데이터에서 2개의 데이터 중 1개의 데이터를 선택하여 출력하도록 한다. 2:1 간축기(320)에서는 IFFT 연산 데이터중 2개의 데이터 중에서 1개의 데이터를 선택하여 원래의 입력 데이터(input data)의 128 포인트와 일치하도록 128 포인트의 출력 데이터(output data)를 생성하게 되는 것이다. 또한, 2:1 간축기(320)에서는 256 포인트 IFFT 구조에서 128 포인트 IFFT의 출력을 보상하여 주기 위하여 256/128 즉, 2배만큼의 스케일링(scaling)값을 곱하여 준다.

버퍼(1:1 buffer)(340)에서는 256 포인트 IFFT 연산 데이터를 그대로 출력하게 된다.

도 4는 본 발명의 다른 일실시예에 따른 다양한 크기의 가변 FFT를 수행할 수 있는 가변 포인트 FFT 하드웨어 블럭도이다. 도 5는 도 4의 FFT 보간부(400)를 상세히 나타낸 블럭도이다. 도 6은 도 4의 FFT 모드 선택부(440)을 상세히 나타낸 블럭도이다. 도 4에서는 64 포인트, 128 포인트 및 256 포인트 FFT를 수행할 수 있는 구조의 예를 보여주고 있다.

여기에서, 가변 포인트 FFT 하드웨어는 FFT 보간부(400), FFT 연산부(420) 및 FFT 모드 선택부(440)를 포함하여 구성된다.

도 4를 참조하면, 64 포인트, 128 포인트 및 256 포인트 FFT를 수행할 수 있는 가변 포인트 FFT 하드웨어 블럭도 구조를 나타내는 것이다. FFT 보간부(400)와 FFT 모드 선택부(440)는 동작모드 제어신호(S1)(S0)를 입력받아 해당하는 IFFT 동작 모드를 수행하게 된다.

동작모드 제어신호(S1)(S0)에 대한 가변 포인트 FFT의 동작모드는 상기에서 살펴본 표 1을 참조하기로 한다.

FFT 보간부(FFT interpolator)(400)는 FFT 하드웨어에 입력되는 입력 데이터중간 중간에 보간 데이터(바람직하게는, 제로('0'))를 삽입하여 256 개의 출력 데이터를 생성하는 역할을 수행한다. FFT 보간부(400)의 보다 자세한 내부구성과 동작에 대하여는 도 5를 통하여 설명하기로 한다.

FFT 보간부(400)의 구체적인 동작에 대한 수학식을 살펴보면 다음과 같다.

여기서,

은 FFT 보간부(400)의 출력을 나타내며

은 FFT 보간부(400)의 입력을 나타낸다.

도 5를 참조하면, 동작모드 제어신호(S1)(S0)는

디코더(560)에 입력되어 동작 활성화 신호를 생성하게 된다.

디코더(560)에서 출력되는 동작 활성화 신호는 표 1에서 보는 바와 같이 4가지의 경우를 들 수 있다.

동작모드 제어신호(S1)(S0)가 '00'인 경우, 즉 64 포인트 FFT 동작모드인 경우에는

디코더(560)는 1:4 보간기(1:4 interpolator)(500)에 동작 활성화 신호를 출력하게 된다.

그리고, 동작모드 제어신호(S1)(S0)가 '01'인 경우, 즉 128 포인트 FFT 동작모드인 경우에는

디코더(560)는 1:2 보간기(1:2 interpolator)(520)에 동작 활성화 신호를 출력하게 된다.

또한, 동작모드 제어신호(S1)(S0)가 '10'인 경우, 즉 256 포인트 FFT 동작모드인 경우에는

디코더(560)는 버퍼(1:1 buffer)(540)에 동작 활성화 신호를 출력하게 된다.

상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '00'이 입력되는 경우의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 64 포인트 FFT 동작모드인 경우, 즉 입력 데이터(input data)가 64 포인트인 경우로써

디코더 (560)는 1:4 보간기(500)에 동작 활성화 신호를 출력하게 된다.

1:4 보간기(500)에서는 64 포인트 입력 데이터(input data)를 전송 받아서 입력 데이터의 중간 중간에 제로('0')를 삽입하여 보간하게 된다. 여기에서는, 입력 데이터의 중간 중간에 3개씩의 제로('0')를 삽입하여, 전체적으로는 192개의 제로('0') 값을 삽입하여 FFT 보간부(400)에서 출력되는 출력 데이터를 256 포인트로 일정하게 유지되도록 한다.

그리고, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '01'이 입력되는 경우의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 128 포인트 FFT 동작모드인 경우, 즉 입력 데이터(input data)가 128 포인트인 경우로써

디코더(560)는 1:2 보간기(520)에 동작 활성화 신호를 출력하게 된다.

1:2 보간기(520)에서는 128 포인트 입력 데이터(input data)를 전송 받아서 입력 데이터의 중간 중간에 제로('0')를 삽입하여 보간하게 된다. 여기에서는, 입력 데이터의 중간 중간에 1개씩의 제로('0')를 삽입하여, 전체적으로는 128개의 제로('0') 값을 삽입하여 FFT 보간부(400)에서 출력되는 출력 데이터를 256 포인트로 일정하게 유지되도록 한다.

또한, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '10'이 입력되는 경우의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 256 포인트 FFT 동작모드인 경우, 즉 입력 데이터(input data)가 256 포인트인 경우로써

디코더(560)는 버퍼(540)에 동작 활성화 신호를 출력하게 된다.

버퍼(540)에서는 256 포인트 입력 데이터(input data)를 전송 받아서 그대로 출력하게 된다. 그럼으로써, 전체적으로는 FFT 보간부(400)에서 출력되는 출력 데이터를 256 포인트로 일정하게 유지되도록 한다.

FFT 연산부(420)는 FFT 보간부(400)에 의하여 출력되는 출력 데이터를 입력받아, 이를 통하여 Fast Fourier Transform을 수행하게 된다. FFT 연산부(420)에서 수행되어 생성된 FFT 연산 데이터는 FFT 모드 선택부(FFT mode selector)(440)에 입력되게 되는데, FFT 모드 선택부(440)의 보다 자세한 내부구성과 동작에 대하여는 도 6을 통하여 설명하기로 한다. FFT 모드 선택부(440)는 FFT 연산부(420)를 통하여 입력되는 256 포인트로 이루어진 FFT 연산 데이터를 입력받는다.

도 6을 참조하면, 동작모드 제어신호(S1)(S0)는

디코더(660)에 입력되어 동작 활성화 신호를 생성하게 된다.

디코더(660)에서 출력되는 동작 활성화 신호는 표 1에서 보는 바와 같이 4가지의 경우를 들 수 있다.

디코더(660)는 4:1 선택기(4:1 selector)(600)에 동작 활성화 신호를 출력하게 된다.

디코더(660)는 2:1 선택기(2:1 selector)(620)에 동작 활성화 신호를 출력하게 된다.

디코더(660)는 버퍼(1:1 buffer)(640)에 동작 활성화 신호를 출력하게 된다.

상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '00'이 입력되는 경우의 FFT 모드 선택부(440)의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 64 포인트 FFT 동작모드인 경우로써

디코더(660)는 4:1 선택기(600)에 동작 활성화 신호를 출력하게 된다.

4:1 선택기(600)에서는 FFT 연산 데이터에서 0포인트부터 63포인트까지의 FFT 연산 데이터를 선택하여 출력하도록 한다. 4:1 선택기(600)에서는 0포인트부터 63포인트까지의 FFT 연산 데이터를 선택하여 원래의 입력 데이터(input data)의 64 포인트와 일치하도록 64 포인트의 출력 데이터(output data)를 생성하게 되는 것이다.

그리고, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '01'이 입력되는 경우의 FFT 모드 선택부(440)의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 128 포인트 FFT 동작모드인 경우로써

디코더(660)는 2:1 선택기(620)에 동작 활성화 신호를 출력하게 된다.

2:1 선택기(620)에서는 FFT 연산 데이터에서 0포인트부터 127포인트까지의 FFT 연산 데이터를 선택하여 출력하도록 한다. 2:1 선택기(620)에서는 0포인트부터 127포인트까지의 FFT 연산 데이터를 선택하여 원래의 입력 데이터(input data)의 128 포인트와 일치하도록 128 포인트의 출력 데이터(output data)를 생성하게 되는 것이다.

또한, 상기와 같은 경우에 동작모드 제어신호(S1)(S0)가 '10'이 입력되는 경우의 FFT 모드 선택부(440)의 구체적인 동작을 살펴보면 다음과 같다. 이와 같은 경우는 256 포인트 FFT 동작모드인 경우로써

디코더(660)는 버퍼(640)에 동작 활성화 신호를 출력하게 된다.

버퍼(640)에서는 FFT 연산 데이터에서 0포인트부터 255포인트까지의 FFT 연산 데이터를 선택하여 출력하도록 한다. 버퍼(640)에서는 0포인트부터 256포인트까지의 FFT 연산 데이터를 선택하여 원래의 입력 데이터(input data)의 256 포인트와 일치하도록 256 포인트의 출력 데이터(output data)를 생성하게 되는 것이다.

상기에서 도 1 내지 도 6에서는 본 발명의 일실시예로써 설명한 것이다. 즉, 본 발명과 관련하여 16, 32, 64, 128, 256, 512, 1024 및 2048 포인트 출력 FFT 동작 모드등 여러 가지의 IFFT/FFT 크기를 수용하기 위한 구조로 확장할 수 있다. 이와 같은 경우에 IFFT/FFT 동작모드 제어신호를 살펴보면 표 2와 같다.

동작모드 제어신호 (S2, S1, S0)	IFFT / FFT 동작 모드
0 0 0	16 포인트
0 0 1	32 포인트
0 1 0	64 포인트
0 1 1	128 포인트
1 0 0	256 포인트
1 0 1	512 포인트
1 1 0	1024 포인트
1 1 1	2048 포인트

도 1내지 도 6까지는 입력 데이터에 제로('0')를 삽입하고 FFT/IFFT 연산을 수행한 후에 출력 단계에서 동작모드에 따라 해당하는 모드를 선택하는 방식으로 가변 포인트 FFT/IFFT 하드웨어를 구현한 것이다.

도 1내지 도 6과는 달리 가변 포인트 FFT/IFFT 하드웨어를 구현하는 예에 대하여 설명하면 다음과 같다.

도 7을 참조하면, FFT는 입력부(700)에서 원하는 포인트에 해당하는 데이터를 입력받는다. 예를 들어, 8포인트 FFT를 원하면 8 포인트 입력 데이터를 입력받고, 4포인트 FFT를 원하면 4 포인트 입력 데이터를 입력받는다. 이하에서는, 도 7에 보이는 바와 같이 8포인트 입력 데이터가 입력되는 경우에 대하여 살펴보기로 한다.

입력부(700)에서 출력되는 8포인트의 입력 데이터는 버터플라이 연산부(730)에 입력된다. 버터플라이 연산부(730)는 입력 데이터 중에서 1/2 포인트에 해당하는 부분 즉, 4포인트에서 7포인트까지의 버터플라이 연산 결과를 회전계수 ROM(750)에 출력하게 된다. 회전계수 ROM(750)에서는 상기 입력되는 버터플라이 연산 결과와 저장되어 있는 회전계수를 곱하게 된다. 이와 같은 과정이 진행되면, N/2 포인트 FFT(770)가 된다. N/2 포인트 FFT(770)도 동일한 방식으로 버터플라이 연산 결과와 회전계수로 분리할 수 있게 된다. 즉, N/2 포인트 FFT(770)가 다시 N/4 포인트 FFT가 되고, N/4 포인트 FFT가 N/8 포인트 FFT가 된다. 이와 같은 과정을 반복하여, 2 포인트 FFT가 될 때까지 반복적으로 버터플라이 연산결과와 회전계수로 분리하게 된다. 그리고, FFT 알고리즘 특성상 출력결과의 순서가 변경되는데 이를 보상하기 위해 비트리버스부(780)를 구성한다.

제어부(720)는 버터플라이 연산부(730)와 회전계수 ROM(750)을 활성화 되도록 제어하고, 역다중화기 제어부(720)는 역다중화기(740)를 제어하여 버터플라이 출력신호(B)를 역다중화한 신호(B)를 N/2 포인트 FFT(760)로 출력되도록 한다. 여기에서, N/2포인트 FFT(760)도 다시 상기와 같은 과정을 거쳐 버터플라이와 회전계수로 분리될 수 있도록 할 수 있다.

여기에서, 4포인트 FFT를 구성하기를 원한다면 버터플라이 연산부(730)와 회전계수 ROM(750)으로 분리되는 블럭은 사용하지 않고 입력부(700)에서 4개의 입력데이터(A)를 N/2 포인트 FFT(760)로 입력한다. 비트 반전이 일어나기 때문에 4비트 비트 반전장치를 수행하여 4 포인트 FFT를 수행한다. 이때 제어부(720)는 버터플라이 연산부(730)와 회전계수 ROM(750)을 비활성화 되도록 제어하게 된다. 그리고, 역다중화기 제어부(720)는 역다중화기(740)를 제어하여 4개의 입력신호(A)와 버터플라이 연산부(730)의 출력신호(B)중에서 4개의 입력신호(A)가 선택되어지도록 한 다.

상기와 같은 구성을 통하여, 64, 128, 256, 1024, 2048 포인트 등의 FFT를 구성할 때 가장 큰 FFT를 하드웨어로 구성하고 원하는 FFT에 해당하는 N/2 FFT 지점을 찾으면 된다. 즉, 1024 포인트 FFT에서 버터플라이 연산 이후에는 512 포인트 FFT가 되고, 512 포인트 FFT에서 버터플라이 연산 이후에는 다시 256 포인트 FFT가 된다. 이와 같은 방식으로 계속 N/2 FFT지점을 찾아가고, 원하는 포인트에 해당하는 입력을 넣어주면 도 4 내지 도 6에서 살펴본 가변 포인트 FFT를 구성할 수 있다.

도 7에서는 FFT 구조를 통하여 설명하였으나, IFFT 구조의 경우에도 FFT구조에서 지수항의 부호가 상이하기 때문에 지수항이 들어 있는 회전계수(twiddle coefficient) ROM에서 부호만 변경해 주면 된다.

도 8을 참조하면, 입력 데이터의 포인트를 반으로 나누고 상기 나누어진 입력 데이터의 중간 영역에 IFFT 동작모드 제어신호에 따라서 가변되는 다수개의 수정된 데이터(바람직하게는, 제로값('0'))를 삽입하여 IFFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하게 된다(S800).

다음으로, 상기 단계S800으로부터 상기 보간 데이터 신호를 입력받아 역고속 퓨리에 변환(Inverse Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하게 된다(S820).

다음으로, 상기 단계S820으로부터 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 IFFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하게 된다. 도 8에 대하여 미설명된 부분은 도 1내지 도 3을 참조하기로 한다.

도 9를 참조하면, 입력 데이터 각각의 포인트 사이에 FFT 동작모드 제어신호에 따라 가변되는 주기를 가지는 다수개의 수정된 데이터(바람직하게는, 제로값('0')를 삽입하여 FFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하게 된다(S900).

다음으로, 상기 단계S900에서 보간 데이터 신호를 입력받아 고속 퓨리에 변환(Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하게 된다(S920).

다음으로, 상기 단계S920에서 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 FFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하게 된다(S940). 도 9에 대하여 미설명된 부분은 도 4내지 도 6을 참조하기로 한다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한 다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD_ROM, 자기테이프, 플로피디스크 및 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로 저장되고 실행될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명은 가변 포인트 IFFT/FFT 방법 및 장치에 관한 것으로 다음과 같은 효과가 있다.

본 발명에 의한 가변 포인트 IFFT/FFT를 지원하기 위한 하드웨어 구현 방법 및 장치를 이용하면 재구성되는 모뎀 구조를 실현할 수 있고 하나의 모뎀에서 WiBro/WLAN(IEEE802.11a)를 손쉽게 통합 할 수 있다는 효과가 있다.

본 발명에 의한 가변 포인트 IFFT/FFT를 지원하기 위한 하드웨어 구현 방법 및 장치를 이용하면 가변적으로 선택되는 모뎀 방식에 따라서 IFFT/FFT의 계산 크 기가 64 포인트, 1024 포인트 또는 2048 포인트 등으로 달라지는데 여러 가지 가변적인 크기의 IFFT/FFT의 계산을 하드웨어적으로 간단히 구현할 수 있다는 효과가 있다.

Claims

입력 데이터의 포인트에 IFFT 동작모드 제어신호에 따라서 가변되는 다수개의 제로값('0')으로 이루어진 수정된 데이터를 삽입하여 IFFT 하드웨어에서 기 설정된 포인트를 가지도록 하는 보간 데이터 신호를 생성하는 IFFT 보간부;

상기 보간 데이터 신호를 입력받아 역고속 퓨리에 변환(Inverse Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 IFFT 연산부;

상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 IFFT 동작모드 제어신호에 따라 상기 연산 데이터 신호중에서 일부만을 선택하여 출력하는 IFFT 모드 선택부; 및

상기 IFFT 동작모드 제어신호를 상기 IFFT 보간부와 상기 IFFT 모드 선택부에 출력하는 제어부를 포함하는 것을 특징으로 하는 가변 포인트 IFFT 장치.
제 1 항에 있어서, 상기 IFFT 보간부는

상기 입력 데이터를 나누고, 상기 나누어진 입력 데이터의 중간 영역에 삽입하는 보간 데이터가 정해진 보간 삽입기가 다수개로 구성되고,

상기 제어부의 IFFT 동작모드 제어신호에 따라 상기 다수개의 보간 삽입기 중 어느 하나가 동작되도록 하여 IFFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 것을 특징으로 하는 가변 포인트 IFFT 장치.
제 1 항에 있어서, 상기 IFFT 모드 선택부는

상기 연산 데이터 신호를 상기 IFFT 보간부에서 삽입된 수정된 데이터의 개수에 해당하는 만큼을 선택하여 간축하는 간축기(decimator)가 다수개로 구성되고,

상기 제어부의 IFFT 동작모드 제어신호에 따라 상기 다수개의 간축기 중에서 어느 하나가 동작되도록 하여 상기 입력 데이터의 포인트와 동일한 포인트를 가지는 데이터를 출력하는 것을 특징으로 하는 가변 포인트 IFFT 장치.
제 3 항에 있어서,

상기 다수개의 간축기에서는 간축되는 비율만큼의 스케일링(scaling) 값을 곱해주는 것을 특징으로 하는 가변 포인트 IFFT 장치.
삭제
입력 데이터 각각의 포인트 사이에 FFT 동작모드 제어신호에 따라 가변되는 주기를 가지고 다수개의 제로값('0')으로 이루어진 수정된 데이터를 삽입하여 FFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 FFT 보간부;

상기 보간 데이터 신호를 입력받아 고속 퓨리에 변환(Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 FFT 연산부;

상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 FFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하는 FFT 모드 선택부; 및

상기 FFT 동작모드 제어신호를 상기 FFT 보간부와 상기 FFT 모드 선택부에 출력하는 제어부를 포함하는 것을 특징으로 하는 가변 포인트 FFT 장치.
제 6 항에 있어서, 상기 FFT 보간부는

상기 입력 데이터의 사이에 삽입되는 제로의 개수가 정해진 보간기가 다수개로 구성되고,

상기 제어부의 FFT 동작모드 제어신호에 따라 상기 다수개의 보간기 중 어느 하나가 동작되도록 하여 FFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 것을 특징으로 하는 가변 포인트 FFT 장치.
제 6 항에 있어서, 상기 FFT 모드 선택부는

상기 연산 데이터 신호를 상기 FFT 보간부에서 삽입된 제로의 개수에 해당하는 만큼을 선택하여 간축하는 선택기(selector)가 다수개로 구성되고,

상기 제어부의 FFT 동작모드 제어신호에 따라 상기 다수개의 선택기 중에서 어느 하나가 동작되도록 하여 상기 입력 데이터의 포인트와 동일한 포인트를 가지는 데이터를 출력하는 것을 특징으로 하는 가변 포인트 FFT 장치.
삭제
N개의 입력 데이터를 입력받아 버터플라이 연산을 수행하는 버터플라이 연산부;

상기 N개의 입력 데이터중 1/2 포인트에 해당하는 입력 데이터 신호와 상기 버퍼플라이 연산 결과 신호중 어느 하나의 신호를 출력하는 역다중화기;

상기 역다중화기로부터 역다중화 신호를 입력받아 N/2 개의 데이터를 역고속/고속 퓨리에 연산을 수행하는 제 1 N/2 포인트 IFFT/FFT;

상기 버터플라이 연산 결과를 입력받아 상기 버터플라이 연산 결과에 회전계수를 곱하여주는 회전계수 ROM;

상기 회전계수 ROM으로부터 출력되는 신호를 입력받아 N/2 개의 데이터를 역고속/고속 퓨리에 연산을 수행하는 제 2 N/2 포인트 IFFT/FFT;

상기 제 1 N/2 포인트 FFT와 제 2 N/2 포인트 FFT에서 출력되는 신호를 입력받아 비트리버스 연산을 수행하여 출력하는 비트리버스부; 및

상기 버퍼플라이 연산부와 상기 회전계수 ROM 및 상기 제 2 N/2 포인트 FFT 의 동작을 제어하는 제어부;를 포함하는 것을 특징으로 하는 가변 포인트 IFFT/FFT 장치.
제 10 항에 있어서,

상기 N개의 입력 데이터중 1/2 포인트에 해당하는 입력 데이터 신호와 상기 버퍼플라이 연산 결과 신호중 어느 하나의 신호를 출력하도록 상기 역다중화기를 제어하는 역다중화기 제어부를 더 포함하는 것을 특징으로 하는 가변 포인트 IFFT/FFT 장치.
제 11 항에 있어서, N개의 입력 데이터에 대하여 제 N/2 포인트 IFFT/FFT 장치를 구현하는 것은

상기 제어부는 상기 버퍼플라이 연산부와 상기 회전계수 ROM을 비활성화 시키고,

상기 역다중화기 제어부는 상기 N개의 입력 데이터중 1/2에 해당하는 입력 데이터 신호를 선택하는 것을 특징으로 하는 가변 포인트 IFFT/FFT 장치.
제 11 항에 있어서, 상기 가변 포인트 IFFT/FFT 장치는

상기 회전계수 ROM의 회전계수 구조에 따라 가변 포인트 IFFT 장치 또는 가변 포인트 FFT 장치로 결정되는 것을 특징으로 하는 가변 포인트 IFFT/FFT 장치.
(a) 입력 데이터의 포인트를 나누고 상기 나누어진 입력 데이터의 중간 영역에 IFFT 동작모드 제어신호에 따라서 가변되는 다수개의 제로값('0')으로 이루어진 수정된 데이터를 삽입하여 IFFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 IFFT 제로 삽입단계;

(b) 상기 (a)단계로부터 상기 보간 데이터 신호 입력받아 역고속 퓨리에 변환(Inverse Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 IFFT 연산단계; 및

(c) 상기 (b)단계로부터 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 IFFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하는 IFFT 모드 선택단계를 포함하는 것을 특징으로 하는 가변 포인트 IFFT 방법.
(a) 입력 데이터 각각의 포인트 사이에 FFT 동작모드 제어신호에 따라 가변되는 주기를 가지고 다수개의 제로값('0')으로 이루어진 수정된 데이터를 삽입하여 FFT 하드웨어에서 기 설정된 포인트를 가지는 보간 데이터 신호를 생성하는 FFT 보간단계;

(b) 상기 (a)단계에서 보간 데이터 신호를 입력받아 고속 퓨리에 변환(Fast Fourier Transform) 연산을 수행하여 연산 데이터 신호를 생성하는 FFT 연산단계; 및

(c) 상기 (b)단계에서 상기 연산 데이터 신호를 입력받아 상기 입력 데이터의 포인트와 동일한 포인트를 가지도록 상기 FFT 동작모드 제어신호에 따라 상기 연산 데이터 중에서 일부만을 선택하여 출력하는 FFT 모드 선택단계를 포함하는 것을 특징으로 하는 가변 포인트 FFT 방법.