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KR100627570B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상에 절연 스페이서가 구비되지 않은 게이트 전극를 형성하는 단계, 유기 ARC 막을 기판이 평탄해 질 만큼 충분히 코팅하는 단계, 상기 유기 ARC 막을 포토마스크없이 식각하는 단계, 단차가 높은 부위의 ARC 막을 제거하는 단계, 살리사이드 시킬 물질을 증착한 후 열공정을 통하여 살리사이드막 형성하는 단계로 이루어짐에 기술적 특징이 있다.
또한, 반도체 기판 상에 블로킹 막을 증착하는 단계, 게이트 전극을 형성하고, 유기 ARC 막을 증착하는 단계, 포토마스크없이 상기 ARC 막과 블로킹 막을 동시에 식각하는 단계, 살리사이드시킬 물질을 증착한 후 열공정을 통하여 살리사이드막 형성하는 단계에 의해서도 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 제조 방법은 우수한 유기 ARC 막을 도입해서 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법을 통해서 제품 공정 시간 단축 및 원가 절감의 효과가 있다.
살리사이드, 블로킹 막

Description

반도체 소자의 제조 방법{Method for manufacturing the semicondutor device}
도 1a 내지 도 1e는 본 발명에 의한 반도체 소자의 제조 방법의 제 1실시예 단면도.
도 2a 내지 도 2b는 본 발명에 의한 반도체 소자의 제조 방법의 다른 실시예 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 우수한 유기 ARC(Anti Reflection Coating: 이하 ARC라고 칭함)막을 도입해서 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있도록 한 MDL(merged DRAM and logic: 이하 MDL이라고 칭함)의 선택적 실리사이드막 형성방법을 통해서 제품 공정 시간 단축 및 원가 절감에 관한 것이다.
현재, 로직(logic) 분야에서 다자인 룰이 서브 쿼터(sub-quarter) 이하로 축 소됨에 따라 로직소자의 특성 안정과 성능 향상을 위해 듀얼게이트(dual gate)와 살리사이드(salicide: self-aligned silicide) 공정을 적용하는 것이 일반적인 추세이다.
현재 큰 기술분야의 하나로 주목받고 있는 MDL 소자의 경우, 이러한 로직소자의 특성을 유지하며 DRAM의 메모리셀을 구현해야 하는 어려움이 있다. 특히, 로직소자의 경우, 필수적인 살리사이드가 로직소자와 동시에 구현되는 DRAM 부분의 액티브영역에 형성될 경우, 누설전류의 증가로 인해 리프레쉬(refresh) 불량 등의 치명적인 불량이 발생한다.
이러한 불량을 해소하기 위해 로직부분에 살리사이드를 형성할 때 살리사이드 차단막(salicide blocking layer:SBL)을 사용하여 DRAM의 메모리셀의 액티브영역을 보호하는 방법이 주로 사용되어 왔다. 이러한 경우, DRAM 메모리셀의 게이트부분, 즉 워드라인은 워드라인의 저항을 줄여주기 위해 반드시 살리사이드를 형성해 주어야 하며 사진공정에 의해 처리되어 왔다.
먼저, P형 반도체기판의 액티브영역에 P웰을 형성한다. 이후, 상기 P웰의 가장자리에 해당하는 반도체기판의 필드영역에 아이솔레이션용 필드산화막을 형성한다.
이후, 반도체기판의 액티브영역 상에 열산화공정에 의해 게이트 산화막을 형성하고 게이트 산화막의 정해진 영역 상에 게이트 도전층의 패턴을 형성한다.
다음, 메모리셀의 트랜지스터의 소오스/드레인영역을 형성하기 위해 상기 결과 구조의 반도체기판에 대해 N형 불순물을 고농도, 저에너지로 1차 이온주입을 실 시한다.
다음, 상기 결과 구조의 전면 상에 절연막을 적층하고 나서 이를 이방성식각하여 게이트 도전층의 패턴 측면에 스페이서를 형성한다. 스페이서가 형성되고 나면, 소오스/드레인영역의 형성을 위해 저농도, 고에너지로 2차 이온주입을 실시한 후 상기 결과 구조의 반도체기판의 전면 상에 살리사이드 차단막, 예를 들어 산화막을 적층한다.
이후, 워드라인에 해당하는 게이트 도전층의 패턴 상면을 노출시키기 위해 게이트 도전층의 패턴 상에 개구부가 위치하는 감광막의 패턴을 살리사이드 차단막 상에 형성한 후 감광막의 패턴을 식각마스크로 이용하여 게이트 도전층의 패턴 상에 위치한 살리사이드 차단막을 선택적으로 식각한다.
다음, 감광막의 패턴을 제거하고 상기 결과 구조의 전면 상에 살리사이드층의 형성을 위한 금속층, 예를 들어 코발트(Co) 층을 적층한다.
다음, 상기 코발트층을 열처리하여 게이트 도전층의 패턴 상에만 살리사이드층을 형성한 후 살리사이드화되지 않은, 살리사이드 차단막 상의 코발트층을 식각한다
로직회로 형성부(B)의 액티브영역이 디램셀 형성부의 액티브영역보다 모두 다 큰 사이즈를 가지도록 소자 설계가 이루어질 경우에는 별 문제가 제기되지 않으나, 반도체 소자의 고집적화로 인해 로직회로 형성부의 액티브 영역이 디램셀 형성부(A)의 액티브영역보다 작게 설계되는 부분(예컨대, 콘택 형성과 무관하게 단순히 게이트와 게이트 간의 액티브영역으로만 사용되는 부분)이 부분적으로 존재할 경 우, 이 부분에 실리사이드막이 제대로 형성되지 않는 불량이 발생된다.
이러한 불량을 개선하기 위해서는 샐리사이드 공정을 진행하기 전에 포토 공정을 추가해서 로직회로 형성부의 잔존 산화막을 완전히 제거해 주어야 하는데, 이 경우 공정의 복잡화가 초래된다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로,우수한 유기 ARC 막을 도입해서 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법을 통해서 제품 공정 시간 단축 및 원가 절감을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판 상에 절연 스페이서가 구비되지 않은 게이트 전극를 형성하는 단계, 유기 ARC 막을 기판이 평탄해 질 만큼 충분히 코팅하는 단계, 상기 유기 ARC 막을 포토마스크없이 식각하는 단계, 단차가 높은 부위의 ARC 막을 제거하는 단계, 살리사이드시킬 물질을 증착한 후 열공정을 통하여 살리사이드막 형성하는 단계로 이루어진 반도체 소자의 제조 방법에 의해 달성된다.
또한, 반도체 기판 상에 블로킹 막을 증착하는 단계, 게이트 전극을 형성하고, 유기 ARC 막을 증착하는 단계, 포토마스크없이 상기 ARC 막과 블로킹 막을 동 시에 식각하는 단계, 살리사이드시킬 물질을 증착한 후 열공정을 통하여 살리사이드막 형성하는 단계에 의해서도 이루어진 반도체 소자의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면(또는, 본 발명의 명세서에 첨부된 도면)을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1e는 본 발명에 의한 반도체 소자의 제조 방법의 제 1실시예 단면도이다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(101) 상에 절연 스페이서가 구비되지 않은 게이트 전극(102)를 형성한다.
다음, 도 1b에 도시된 바와 같이 유기 ARC 막(103)을 기판이 평탄해 질 만큼 충분히 코팅(Coating) 한다.
다음, 도 1c에 도시된 바와 같이 유기 ARC 막(103)을 포토마스크없이 에치 백(etch back) 식각하여 게이트 전극(102)의 상부를 노출 시킨다.
다음, 도 1d에 도시된 바와 같이 유기 ARC 막(103) 상에 살리사이드 시킬 물질을 증착한 후 열공정을 수행한다. 열공정에 의하여 게이트 전극(102)은 살리사이드 시킬 물질과 반응하여 살리사이드(104)가 형성되지만 유기 ARC 막(103)에는 살리사이드 물질이 단순 증착되어 있는 상태이기 때문에, 유기 ARC 막(103) 상에 배치된 살리사이드 물질층은 유기 ARC 막(103)으로부터 쉽게 제거된다. 이 방법은 단차가 높은 지역을 이온 주입할 때 동일하게 사용할 수 있다. 즉 단차가 높은 부위가 열려있고, 단차가 낮은 지역은 유기 ARC 막(103)으로 채워져 있으므로 이온 주입시 유기 ARC 막(103)을 블로킹 막으로 하여 공정을 진행 할 수 있다.
이어서, 도 1e에 도시된 바와 같이 반도체 기판(101) 상에 형성된 유기 ARC 막(103)은 식각 공정에 의하여 반도체 기판(101)으로부터 제거된다.
삭제
도 2a 내지 도 2b는 본 발명에 의한 반도체 소자의 제조 방법의 다른 실시예 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(201) 상에 게이트 전극(203)을 먼저 형성한다. 이후, 블로킹 막(산화막 또는 질화막, 202)을 반도체 기판(201) 및 게이트 전극(203)이 덮이도록 증착한다. 이로써, 게이트 전극(203) 상에도 블로킹 막(202)이 형성되고, 게이트 전극(203) 이외의 반도체 기판(201)에도 블로킹 막(202)이 형성된다.
블로킹 막(202)이 게이트 전극(203)의 상면 및 반도체 기판(201)의 상면에 형성된 후, 블로킹 막(202)이 덮이도록 유기 ARC 막(205)이 형성된다. 유기 ACR 막(205)은 게이트 전극(203)이 노출되지 않도록 후박하게 형성된다.
다음, 도 2b에 도시된 바와 같이 포토마스크 없이 유기 ARC 막(205) 및 게이트 전극(203) 상에 형성된 블로킹 막(202)을 에치 백 방식으로 식각 한다. 이때, 유기 ARC 막(205)은 반도체 기판(201) 상에 배치된 블로킹 막(202)의 상면에 남아 있다.
이어서, 유기 ARC 막(205)상 및 게이트 전극(203) 상에는 실리사이드 물질이 증착되고, 열처리 되어 게이트 전극(203) 상에는 실리사이드(204)가 형성되고, 게이트 전극(203) 이외의 부분은 모두 제거된다.
상기 실시예 또한 이온 주입 공정에 이용할 수 있으며, 이온 주입 공정 조건에 따라 블로킹 막의 두께를 조절할 수 있어, 첫번째 방법보다는 범용으로 사용 가능하다.
삭제
상술한 본 발명 실시예는 특성이 우수한 유기 ARC를 도입해서 로직회로 형성부 내에 디램셀 형성부보다 게이트 간의 스페이스가 다소 좁은 영역이 존재하더라도 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법을 통해서 제품 공정 시간 단축 및 원가 절감의 효과를 제공한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 제조 방법은 우수한 유기 ARC 막을 도입해서 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법을 통해서 제품 공정 시간 단축 및 원가 절감의 효과가 있다.

Claims (2)

  1. 반도체 소자의 제조 방법에 있어서,
    반도체 기판 상에 게이트 전극을 형성하는 단계;
    유기 ARC 막을 상기 게이트 전극이 덮이도록 코팅하는 단계;
    상기 유기 ARC 막을 상기 게이트 전극의 중간 높이까지 포토마스크없이 식각하는 단계;
    상기 게이트 전극 및 상기 유기 ARC 막 상에 살리사이드시킬 물질을 증착한 후 열공정을 통하여 상기 게이트 전극 상에 살리사이드막 형성하는 단계; 및
    상기 유기 ARC 막 상에 배치된 살리사이드 물질 및 상기 유기 ARC막을 상기 반도체 기판으로부터 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 반도체 소자의 제조 방법에 있어서,
    반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상면 및 상기 반도체 기판의 상면에 블로킹막을 형성하는 단계;
    상기 게이트 전극의 상면에 배치된 블로킹막이 덮이도록 상기 반도체 기판상에 유기 ARC 막을 증착하는 단계;
    포토마스크없이 상기 ARC 막의 일부 및 상기 게이트 전극 상부에 배치된 블로킹 막을 식각하는 단계; 및
    상기 반도체 기판 상에 남아 있는 상기 ARC 막상에 살리사이드 물질을 증착한 후 열공정을 통하여 상기 게이트 전극 상에 살리사이드막 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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