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KR100623699B1 - 유기 전계 발광 소자 및 그의 제조 방법 - Google Patents

유기 전계 발광 소자 및 그의 제조 방법 Download PDF

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KR100623699B1
KR100623699B1 KR1020040070954A KR20040070954A KR100623699B1 KR 100623699 B1 KR100623699 B1 KR 100623699B1 KR 1020040070954 A KR1020040070954 A KR 1020040070954A KR 20040070954 A KR20040070954 A KR 20040070954A KR 100623699 B1 KR100623699 B1 KR 100623699B1
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안택
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삼성에스디아이 주식회사
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Abstract

본 발명은 종래의 반도체 공정인 CVD 공정 또는 스퍼터링 공정을 이용하지 않고, 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정으로 유기 물질을 이용하여 박막트랜지스터를 제조하여 공정을 단순화할 수 있을 뿐만 아니라, 공정 시간 및 제조 비용도 감소시킬 수 있는 유기 전계 발광 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 유기 전계 발광 소자 및 그의 제조 방법은 절연 기판; 하부면이 상기 기판과 접촉하는 게이트 전극; 하부면이 기판과 접촉하고, 적어도 일측 옆면이 상기 게이트 전극의 일측 옆면과 접촉하는 게이트 절연막; 하부면이 기판과 접촉하고, 일측 옆면이 게이트 절연막의 타측 옆면과 접촉하는 소오스/드레인 전극; 및 하부면이 기판과 접촉하고, 상기 소오스/드레인 전극 사이에 개재되고, 일측 옆면이 게이트 절연막의 타측 옆면과 접촉하는 반도체층을 포함하여 이루어진 유기 전계 발광 소자 및 그의 제조 방법에 기술적 특징이 있다.
따라서, 본 발명의 유기 전계 발광 소자 및 그의 제조 방법은 종래의 반도체 공정을 이용하여지 않고, 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정으로 유기 물질을 이용하여 유기 전계 발광 소자를 제조하여 공정을 단순화할 수 있을 뿐만 아니라, 공정 시간 및 제조 비용도 감소시킬 수 있는 효과가 있다.
사진 공정, 잉크젯 공정, 스템핑 공정, 전사 공정, 박막트랜지스터, 유기 전계 발광 소자

Description

유기 전계 발광 소자 및 그의 제조 방법{Organic electroluminescence device and method fabricating thereof}
도 1은 종래의 유기 전계 발광 소자의 제조 공정의 단면도.
도 2a 내지 도 2d는 본 발명에서 이용되는 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정의 단면도.
도 3a 내지 도 3d는 상기 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정을 이용하여 본 발명의 박막트랜지스터를 제조하는 공정의 사시도.
도 4a 및 도 4b는 본 발명에 의해 제조된 박막트랜지스터의 다른 실시예의 사시도.
도 5a 내지 도 9b는 본 발명에 의해 형성된 박막트랜지스터를 이용하여 유기전계 발광 소자에 응용한 일 실시예의 평면도 및 단면도.
<도면의 주요부분에 대한 부호의 설명>
402a : 제1게이트 절연막 402b : 제2게이트 절연막
403 : 스캔 라인 404a : 제1게이트 전극
404b : 제2게이트 전극 405a : 제1소오스/드레인 전극
405b : 제2소오스/드레인 전극 406a : 캐패시터의 제1전극
406b : 캐패시터의 제2전극 407a : 제1반도체층
407b : 제2반도체층 408 : 제1절연막
409 : 콘택홀 410 : 데이터 라인
411 : 공통 전원 라인 412 : 제2절연막
413 : 비아홀 414 : 제1전극
415 : PDL 416 : 유기막층
417 : 제2전극
본 발명은 유기 전계 발광 소자 및 그의 제조 방법에 관한 것으로, 보다 자세하게는 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정으로 유기 물질을 이용하여 각각의 소자는 기판에 수직한 방향으로 형성되어 있고, 수평 방향으로 게이트 전극, 게이트 절연막 및 소오스/드레인 전극과 상기 소오스/드레인 전극 사이에 개재된 반도체층 순으로 형성된 유기 전계 발광 소자 및 그의 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유 기 전계 발광 표시 장치(organic electroluminescence display device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있다.
이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 소자는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
도 1은 종래의 유기 전계 발광 소자의 제조 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(11)상에 버퍼층(12)을 형성하고, 상기 버퍼층상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여 다결정 또는 단결정 실리콘층을 형성하고, 패터닝하여 반도체층(13)을 형성한다.
이때 상기 버퍼층은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이때 상기 비정질 실리콘은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한 상기 비정질 실리콘을 형성할 때 또는 형성한 후에 탈수소처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다. 상기 결정화법은 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral
Crystallization) 또는 SLS법(Sequential Lateral Solidification) 중 어느 하나 이상을 이용할 수 있다.
이어서, 상기 반도체층이 형성된 기판 전면에 게이트 절연막(14)을 형성하고, 상기 게이트 절연막상에 게이트 전극 형성 물질을 형성한 후, 패터닝하여 게이트 전극(15)을 형성한다. 게이트 전극을 형성한 후, 상기 게이트 전극을 마스크로 이용하여 불순물 이온 주입 공정을 진행하여 상기 반도체층에 소오스/드레인 영역 및 채널 영역을 정의하는 공정을 진행할 수 있다.
이어서, 상기 기판 전면에 층간절연막(16)을 형성하는데, 상기 층간절연막은 하부에 형성된 소자들을 보호하는 역활 또는 전기적 절연을 위해 형성된다. 이때, 상기 버퍼층, 게이트 절연막 및 층간절연막은 실리콘 산화막 또는 실리콘 질화막과 같은 산화막 또는 질화막을 이용하여 형성한다.
이어서, 상기 층간절연막이 형성된 기판상에 상기 반도체층에 형성된 소오스/드레인 전극이 노출되도록 콘택홀을 형성하고, 기판 전면에 소오스/드레인 전극 물질을 증착한 후, 패터닝하여 소오스/드레인 전극(17)을 형성하여 박막트랜지스터 를 완성한다.
이어서, 상기 기판 전면에 평탄화막(18)을 형성하여, 하부의 소자들의 단차를 제거할 뿐만 아니라 하부의 소자들을 보호하는 보호막의 역활을 한다.
이어서, 상기 평탄화막의 일부를 식각하여 비아홀을 형성하고, 상기 기판 전면에 투명한 전도체를 증착하고, 패터닝하여 투명 전극인 제1전극(19)을 형성한 후, 화소 영역을 정의하는 PDL(20)을 형성한다.
이어서, 상기 기판상에 적어도 유기 발광층을 포함하는 유기막층(21)과 공통전극인 제2전극(22)을 형성하여 유기 전계 발광 소자를 완성한다.
그러나, 상기의 유기 전계 발광 소자 및 그의 제조 방법은 CVD 또는 스퍼터링 장치와 같은 고가의 장치가 필요할 뿐만 아니라, 여러 단계의 공정을 실시해야하고, 각 단계별로 많은 공정 시간과 제조 비용이 소요될 뿐만 아니라, 상기와 같은 장치들로는 유기물을 형성하기에는 많은 문제점이 있는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정으로 게이트 절연막, 게이트 전극, 반도체층 및 소오소/드레인 전극을 형성하여 각각의 소자는 기판에 수직한 방향으로 형성되어 있고, 수평 방향으로 게이트 전극, 게이트 절연막 및 소오스/드레인 전극과 상기 소오스/드레인 전극 사이에 개재된 반도체층 순으로 형성되는 유기 전계 발광 소자 및 그의 제조 방법을 제공함에 본 발명의 목적이 있 다.
본 발명의 상기 목적은 절연 기판; 하부면이 상기 기판과 접촉하는 게이트 전극; 하부면이 기판과 접촉하고, 적어도 일측 옆면이 상기 게이트 전극의 일측 옆면과 접촉하는 게이트 절연막; 하부면이 기판과 접촉하고, 일측 옆면이 게이트 절연막의 타측 옆면과 접촉하는 소오스/드레인 전극; 및 하부면이 기판과 접촉하고, 상기 소오스/드레인 전극 사이에 개재되고, 일측 옆면이 게이트 절연막의 타측 옆면과 접촉하는 반도체층으로 이루어진 유기 전계 발광 소자에 의해 달성된다.
또한, 본 발명의 상기 목적은 절연 기판; 하부면이 상기 기판과 접촉하는 게이트 전극; 하부면이 기판과 접촉하고, 상기 게이트 전극을 감싸는 게이트 절연막; 하부면이 기판과 접촉하고, 적어도 일측 옆면이 상기 게이트 절연막의 일측 옆면과 접촉하는 소오스/드레인 전극; 및 하부면이 기판과 접촉하고, 상기 소오스/드레인 전극 사이에 개재되고, 적어도 일측 옆면이 상기 게이트 절연막의 일측 옆면과 접촉하는 반도체층으로 이루어진 유기 전계 발광 소자에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막의 일측 옆면에는 게이트 전극을 형성하고, 상기 게이트 절연막의 타측 옆면에는 소오스/드레인 전극 및 상기 소오스/드레인 전극 사이에 개재된 반도체층을 형성하는 단계로 이루어진 유기 전계 발광 소자 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 게이트 전극을 형성하는 단계; 상기 기판상에 접촉하고, 상기 게이트 전극을 감싸도록 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막의 일측 측면에 소오스/드레인 전극 및 상기 소오스/드레인 전극 사이에 개재된 반도체층을 형성하는 단계로 이루어진 유기 전계 발광 소자 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 절연 기판; 상기 절연 기판상에 형성된 스캔 라인, 제1박막트랜지스터, 캐패시터, 제2박막트랜지스터, 데이터 라인, 공통 전원 라인, 제1전극, PDL, 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하며, 상기 제1박막트랜지스터는 상기 기판과 접촉하는 제1게이트 전극, 하부면이 기판과 접촉하고, 일측 옆면이 상기 제1게이트 전극의 일측 옆면과 접촉하는 제1게이트 절연막, 하부면이 기판과 접촉하고, 일측 옆면이 제1게이트 절연막과 접촉하는 제1소오스/드레인 전극 및 하부면이 기판과 접촉하고, 상기 제1소오스/드레인 전극 사이에 개재되고, 일측 옆면이 제1게이트 절연막의 타측 옆면과 접촉하는 제1반도체층을 포함하고, 상기 제2박막트랜지스터는 상기 기판과 접촉하는 제2게이트 전극, 하부면이 기판과 접촉하고, 일측 옆면이 상기 제2게이트 전극의 일측 옆면과 접촉하는 제2게이트 절연막, 하부면이 기판과 접촉하고, 일측 옆면이 제2게이트 절연막과 접촉하는 제2소오스/드레인 전극 및 하부면이 기판과 접촉하고, 상기 제2소오스/드레인 전극 사이에 개재되고, 일측 옆면이 제2게이트 절연막의 타측 옆면과 접촉하는 제2반도체층으로 이루어진 유기 전계 발광 소자 제조에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 제1게이트 절연막 및 제2게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막의 일측 측면과 접촉하고, 하부면이 기판과 접촉하는 제1게이트 전극, 상기 제1게이트 전극과 연결된 스캔 라인, 상기 제1게이트 절연막의 타측 옆면과 접촉하고, 하부면이 기판과 접촉하는 제1소오스/드레인 전극, 상기 제1소오스/드레인 전극과 연결된 캐패시터의 제1전극, 상기 캐패시터의 제1전극과 연결된 게이트 전극, 상기 제2게이트 절연막의 일측 옆면에 접촉하고, 하부면이 기판과 접촉하는 제2게이트 전극 및 상기 제2게이트 절연막의 타측 옆면에 접촉하고, 하부면이 기판과 접촉하는 제2소오스/드레인 전극을 형성하는 단계; 상기 제1소오스/드레인 전극 및 제2소오스/드레인 전극의 중간부에 상기 제1게이트 절연막 및 제2게이트 절연막의 타측 옆면에 접촉하고, 하부면이 기판과 접촉하도록 제1반도체층 및 제2반도체층을 형성하는 단계; 상기 기판 전면에 제1절연막을 형성하고, 상기 제1절연막의 일부를 식각하여 제1소오스/드레인 전극 및 제2소오스/드레인 전극의 소정 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 기판상에 상기 콘택홀을 통해 제1소오스/드레인 전극과 콘택하는 데이터 라인, 제2소오스/드레인 전극과 콘택하는 공통 전원 라인 및 상기 공통 전원 라인과 연결된 캐패시터의 제2전극을 형성하는 단계; 및 상기 기판 전면에 제2절연막을 형성하고, 상기 제2절연막의 식각하여 제2소오스/드레인 전극의 일부를 노출시키는 비아홀을 형성한 후, 제1전극을 형성하고, PDL, 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 형성하는 단계로 이루어진 유기 전계 발광 소자 제조에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에서 이용되는 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정의 단면도이다.
먼저, 도 2a는 본 발명에서 이용되는 사진 공정의 단면도이다. 도에서 보는 바와 같이 유리 또는 플라스틱과 같은 절연 기판(101)상에 빛에 반응하는 물질을 포함하거나 빛에 반응하는 물질 자체를 소정의 두께로 갖는 층(102)을 형성하고, 일정한 패턴이 형성된 마스크(103)을 위치시킨 후, 노광 공정(104)을 진행하여 원하는 영역의 층을 빛에 노출시킨 후, 현상 공정을 진행하여 패턴(105)을 형성하는 공정이 사진 공정이다.
다음, 도 2b는 본 발명에서 이용되는 잉크젯 공정의 단면도이다. 도에서 보는 바와 같이 기판(101)상에 A 영역에서와 같이 포토레지스트와 같은 유기막 또는 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 가이드 패턴(112)을 형성하고, 상기 가이드 패턴에 잉크젯 공정(113)으로 원하는 물질을 프린팅한 후, 경화시켜 패턴(114)을 형성하거나, 가이드 패턴을 형성하지 않고 기판상에 직접 잉크젯 공정(113)으로 패턴(114)을 형성할 수 도 있으나 바람직하게는 가이드 패턴을 이용하여 형성하는 것이 액채 상태인 물질을 원하는 형상을 갖는 패턴으로 형성하기 쉽기 때문이다.
다음, 도 2c는 본 발명에서 이용되는 스템핑 공정의 단면도이다. 도에서 보 는 바와 같이 유리 또는 플라스틱과 같은 절연 기판(101)상에 패턴을 형성하기 위한 물질로 구성된 필름(121)을 위치시키고, 스템퍼(122)를 이용하여 상기 패턴을 형성하기 위한 물질로 구성된 필름을 기판에 압착시켜 패턴(123)을 형성하거나(A 영역), 절연 기판상에 패턴의 형상이 요철(124)의 형태로 형성되고, 패턴을 형성하기 위한 물질(125)이 형성된 스템퍼(126)를 기판상에 압착시켜 패턴(127)을 형성하는 등의 공정이 스템핑 공정이다.
다음, 도 2d는 본 발명에서 이용되는 전사 공정의 단면도이다. 도에서 보는 바와 같이 광전도체 드럼(photoconductive drum)(131)상에 전하 공급부(132)에서 공급된 이온 전하(133)가 부착되고, 상기 이온 전하가 부착된 광전도체 드럼상에 빛(134)을 조사하여 노광 공정(135)을 진행하고, 마그네틱 롤러(magnet roller)(136)상에서 하전된 패턴 형성 물질(137)을 상기 이온 전하에 부착시키는 현상 공정(138)을 진행한 후, 상기 패턴 형성 물질을 기판상으로 이동하고, 상기 패턴 형성 물질을 전사 공정(기판 하부의 이동부(transfer)(139)에 하전된 패턴 형성 물질을 기판쪽으로 이동시키는 공정)(140)을 진행하고, 상기 기판으로 이동된 패턴 형성 물질을 열 롤러(141)을 이용하여 열 또는 압력을 가해 패턴(142)을 형성하는 공정을 진행하는 공정이 전사 공정이다,
도 3a 내지 도 3d는 상기 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정을 이용하여 본 발명의 박막트랜지스터를 제조하는 공정의 사시도이다.
먼저, 도 3a는 기판상에 게이트 절연막을 형성하는 공정의 사시도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 투명한 절연 기판(201)상에 상기 사 진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나를 이용하여 유기물로 게이트 절연막(202)을 형성한다.
예를 들어 도 2a에서 설명한 바와 같이 절연막을 이용하여 가이드 패턴을 형성한 후, 상기 가이드 패턴을 이용하여 유기물로 게이트 절연막을 형성한다. 이때, 상기 게이트 절연막은 도 3a에서 보는 바와 같이, 너비(W)가 높이(H)보다 크고, 소정의 길이(L)를 갖는 직육면체로 형성하는 것이 바람직하나, 이후 공정 형성되는 반도체층 및 소오스/드레인 전극이 형성된 높이 보다는 높게 형성되는 경우에는 높이 보다 너비가 넓게 형성하여도 무방하고, 형상 역시 직육면체로 제한되지 않으며 다양한 형상으로 형성할 수 있다. 다만, 상기 게이트 절연막의 하부면은 기판과 접촉되어 상기 게이트 절연막이 고정되도록 형성한다.
다음, 도 3b는 상기 기판상에 게이트 전극을 형성하는 공정의 사시도이다. 도에서 보는 바와 같이 상기 게이트 절연막의 일측 옆면에 게이트 전극(203)을 형성한다.
이때, 상기 게이트 전극은 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나를 이용하여 형성할 수 있다. 예를 들면, 도 2b에서 설명한 바와 같이 상기 게이트 전극 및 소오소/드레인 전극을 형성할 금속 물질(예, Ag, Al, Au 또는 Cu 등)을 미립자로 형성된 페이스트(paste)를 형성한 후, 상기 페이스트를 잉크로 이용하여 잉크젯 공정으로 형성할 수 있다.
이때, 상기 게이트 전극은 도 3b에서 도시한 것은 상기 게이트 절연막과 같은 높이로 형성된 것을 도시하였으나, 이후 형성될 반도체층의 기판으로부터의 높 이보다는 높게 형성되기만 하면 된다. 또한 상기 게이트 전극은 하부면이 기판과 접촉되고, 일측 옆면이 게이트 절연막과 접촉되도록 형성한다.
이때, 본 발명의 실시예에서는 게이트 절연막을 먼저 형성하고, 게이트 전극을 이후에 형성하는 공정을 보여 주고 있나, 게이트 전극을 먼저 형성하고, 이후 게이트 절연막을 형성하여도 무방하다.
다음, 도 3c는 상기 기판상에 소오스/드레인 전극을 형성하는 공정의 사시도이다. 도에서 보는 바와 같이 게이트 절연막의 타측 옆면에 접촉하도록 소오스/드레인 전극(204)을 형성한다.
이때, 상기 소오스/드레인 전극은 중간부(이때, 상기 중간부는 반도체층을 형성하기 위한 공간임)에 빈공간을 두고, 일정한 간격으로 분리되어 있는데, 어느 한 쪽은 소오스 전극을, 나머지 한 쪽은 드레인 전극을 형성한다.
이때, 상기 소오스/드레인 전극은 상기 게이트 전극을 형성할 때, 동시에 형성할 수 있다. 즉, 기판상에 게이트 절연막을 먼저 형성하고, 상기 게이트 전극 및 소오스/드레인 전극을 동시에 형성하여 공정을 단축할 수 있다.
또한 상기 소오스/드레인 전극은 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나를 이용하여 형성할 수 있다. 예를 들면, 도 2d에서 설명한 바와 같이 마그네틱 롤로부에서 하전시킨 반도체 물질을 전화 공급부에서 공급되고, 광전도체 드럼에 부착된 이온 전하에 결합시킨 후, 전사 공정으로 상기 게이트 절연막의 타측 옆면에 전사시킨 후 경화시켜 소오스/드레인 전극을 형성할 수 있다.
다음, 도 3d는 상기 기판상에 반도체층을 형성하는 공정의 사시도이다. 도에서 보는 바와 같이 상기 소오스/드레인 전극을 형성한 후, 상기 소오스/드레인 전극 사이에 형성된 빈 공간에 반도체층(205)을 형성한다.
이때, 상기 반도체층은 상기 게이트 절연막과 반드시 접촉하여야 하나, 반드시 두껍게 형성할 필요는 없다. 이는 이미 알려진 바와 같이 게이트 절연막과 반도체층의 채널 영역의 계면의 특성이 박막트랜지스터의 특성에 많은 영향을 주기 때문일뿐만 아니라 상기 계면에서 채널 영역 방향으로 아주 얇은 영역에서의 채널 영역의 특성이 박막트랜지스터의 특성에 영향을 주기 때문이다.
또한, 상기 소오스/드레인 전극은 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나를 이용하여 형성할 수 있다. 예를 들면, 도 2c에서 설명한 바와 같이 채널 영역 또는 소오스/드레인 영역 및 채널 영역이 형성된 반도체층이 형성된 스템퍼를 이용하여 반도체층을 소오스/드레인 전극 사이에 삽입하여 반도체층을 형성한다.
따라서, 상기 종래의 박막트랜지스터와는 달리 CVD 공정 또는 스퍼터링 공정을 이용하지 않고, 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나 이상을 이용하여 기판의 평면과 평형하는 방향으로 게이트 전극 및 게이트 절연막을 형성하고, 상기 게이트 전극 및 게이트 절연막이 형성된 방향과는 수직하고, 기판의 평면과는 수평한 방향으로 채널의 방향이 형성되도록 소오스/드레인 전극 및 반도체층을 형성하여, 전체적으로는 기판의 평면과 평형하는 방향으로 박막트랜지스터를 제조한다.
도 4a 및 도 4b는 본 발명에 의해 제조된 박막트랜지스터의 다른 실시예의 사시도이다
먼저, 도 4a는 본 발명에 의해 제조된 박막트랜지스터의 다른 실시예의 사시도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(301)상에 게이트 전극(302)을 먼저 형성하고, 상기 게이트 전극을 감싸도록, 즉, 2면 이상 접촉하도록 게이트 절연막(303)을 형성한다. 이때, 상기 게이트 절연막의 일측 옆면에는 반도체층이 형성됨으로 적어도 반도체층이 형성되는 일측 옆면의 두께는 일정하게 형성하는 것이 바람직하다. 이는 상기 게이트 절연막이 두께가 일정하지 않을 경우, 게이트 절연막의 두께가 얇은 영역에서 전계 집중 현상이 발생하고, 게이트 절연막이 파괴되는 등의 문제점을 발생시키기 때문이다.
이어서, 상기 게이트 절연막의 일측 측면에 소오스/드레인 전극(304) 및 반도체층(305)을 형성한다. 이때, 상기 소오스/드레인 전극을 먼저 형성하고, 상기 소오스/드레인 전극의 중간부에 형성된 빈 공간에 반도체층을 체워 넣는 공정으로 형성하거나, 먼저 반도체층을 형성한 후, 상기 반도체층의 양옆으로 소오스/드레인 전극을 형성하여 소오스/드레인 전극 및 반도체층을 형성한다.
이때, 상기 게이트 전극, 게이트 절연막, 반도체층 및 소오스/드레인 전극을 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나 이상을 이용하여 형성한다.
이때, 상기 게이트 전극, 게이트 절연막, 반도체층 및 소오스/드레인 전극의 하부면은 반드시 기판상에 접촉하여야 하고, 게이트 절연막의 일측 옆면에 반도체 층이 반드시 접촉하여야 한다. 이는 상기 게이트 전극, 게이트 절연막 및 반도체층의 각각의 계면 특성에 의해 박막트랜지스터의 특성이 큰 영향을 미치기 때문이다.
또한, 상기 반도체층의 높이(기판 표면에서 상부면까지의 높이)는 상기 게이트 전극의 높이와 같거나 낮게 형성되는 것이 바람직하고, 상기 소오스/드레인 전극의 높이는 상기 반도체층의 높이보다는 높게 형성되는 것이 바람직하다.
또한, 상기 반도체층의 길이(도 3a의 게이트 절연막과 같은 방향)은, 반도체층이 채널 영역으로만 구성되어 있는 경우에는, 채널 영역의 길이와 같게, 반도체층이 채널 영역 및 소오스/드레인 영역(또는 LDD 및 소오스/드레인 영역)으로 구성되어 있는 경우에는, 채널 영역의 길이보다는 길게 형성하는 것이 바람직하다.
이때, 도 4a에서는 상기 반도체층이 상기 소오스/드레인 전극 사이에만 형성되어 있는 것을 묘사하였지만, 상기 반도체층을 상기 소오스/드레인 전극 사이에 채워 넣는 공정에서 상기 게이트 절연막 전체를 덮는 형태로 형성될 수 있다. 즉, 상기 반도체층이 상기 게이트 절연막이 표면을 2면 이상 덮는 형태로 형성할 수 있다.
다음, 도 4b는 본 발명에 의해 제조된 박막트랜지스터의 다른 실시예의 사시도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(311)상에 게이트 전극(312)을 형성한 후, 상기 게이트 전극을 감싸도록 게이트 절연막(313)을 형성한다. 이때, 상기 게이트 절연막은 상기 게이트 전극을 2면 이상 감싸도록 형성하고, 형성된 게이트 절연막의 두께가 일정해지도록 형성한다.
이어서, 상기 게이트 절연막의 적어도 2면 이상을 감싸도록 소오스/드레인 전극(314) 및 반도체층(315)을 형성한다. 이때, 상기 게이트 절연막의 2면 이상 형성된 반도체층(이때 반도체층의 전체가 채널 영역이거나, 일부분이 채널 영역임)은 크기가 본 발명에 의해 제조된 박막트랜지스터의 채널 영역의 크기와 비례하게 됨으로, 종래의 방법으로 형성된 같은 크기의 박막트랜지스터에 비해 훨씬 더 큰 채널 영역을 형성할 수 있게 된다. 즉, 종래에는 채널 영역이 평면적으로 형성되어, 채널 영역을 크게 형성하기 위해서는 박막트랜지스터의 크기를 크게 할 수 밖에 없었지만, 본 발명에서는 채널 영역이 입체적으로 형성되어 종래의 채널에 비해 2배이상의 큰 채널 영역을 형성할 수 있어, 박막트랜지스터상에 더 큰 전류를 흐르게 할 수 있게 된다.
이때, 상기 게이트 전극, 게이트 절연막, 소오스/드레인 전극 및 반도체층은 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나 이상을 이용하여 형성한다. 또한 상기 게이트 전극, 게이트 절연막, 소오스/드레인 전극 및 반도체층의 하부면은 기판과 접촉하여야 할 뿐만 아니라, 게이트 절연막 및 반도체층은 반드시 접촉하고 있어야 한다.
상기에서 명시한 "감싸고" 또는 "덮고"는 감싸여지는 또는 덮히는 대상물의 적어도 1면(대상물이 직육면체라고 가정하면)이상과 접촉하는 것임을 밝혀둔다.
또한 상기 게이트 절연막, 게이트 전극, 소오스/드레인 전극 및 반도체층은 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나 이상의 공정을 이용하여 유기 재료로 형성한다.
도 5a 내지 도 9b는 본 발명에 의해 형성된 박막트랜지스터를 이용하여 유기 전계 발광 소자에 응용한 일 실시예의 평면도 및 단면도이다.
먼저, 도 5a 및 도 5b는 기판상에 게이트 절연막을 형성하는 공정의 평면도 및 단면도이다.(이때, 도 5b는 도 5a의 A-A'선의 단면도이다) 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(401)상에 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나를 이용하여 제1게이트 절연막(402a) 및 제2게이트 절연막(402b)을 형성한다.
다음, 도 6a 및 도 6b는 기판상에 스캔 라인, 제1게이트 전극, 제1소오스/드레인 전극, 캐패시터의 제1전극, 제2게이트 전극 및 제2소오스/드레인 전극을 형성하는 공정의 단면도이다.(이때 도 6b는 도 6a의 A-A'선의 단면도이다) 도에서 보는 바와 같이 제1게이트 절연막 및 제2게이트 절연막이 형성된 기판상에 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나 이상을 이용하여 스캔 라인(403), 제1게이트 전극(404a), 제1소오스/드레인 전극(405a), 캐패시터의 제1전극(406a), 제2게이트 전극(404b) 및 제2소오스/드레인 전극(405b)을 형성한다.
이때, 상기 제1게이트 전극 및 제2게이트 전극을 먼저 형성하고, 나머지 스캔 라인, 제1소오스/드레인 전극, 캐패시터의 제1전극 및 제2소오스/드레인 전극을 형성하거나, 반대로 제1게이트 전극 및 제2게이트 전극을 이후에 형성하여도 무방하고, 상기 스캔 라인, 제1게이트 전극, 제1소오스/드레인 전극, 캐패시터의 제1전극, 제2게이트 전극 및 제2소오스/드레인 전극을 동시에 형성하여도 무방하다.
이때, 도 6b에서는 스캔 라인 및 제1게이트 전극과 캐패시터의 제1전극과 제2게이트 전극의 영역이 정확하게 구분되지는 않지만, 실제로는(평면상, 즉, 도 6a 에서는) 확연히 구분된다.
다음, 도 7a 및 도 7b는 상기 기판상에 반도체층을 형성하는 공정의 평면도 및 단면도이다.(이때, 상기 도 7b는 도 7a의 A-A'선의 단면도이다) 도에서 보는 바와 같이 기판상에 제1반도체층(407a) 및 제2반도체층(407b)을 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나를 이용하여 형성한다.
이때, 상기 도 5a 내지 도 7b에서 설명한 게이트 절연막, 스캔 라인, 게이트 전극, 소오스/드레인 전극, 반도체층 및 캐패시터의 제1전극은 각각을 형성하기 위한 가이드 패턴을 먼저 형성하고, 상기 가이드 패턴을 이용하여 형성할 수도 있고, 게이트 절연막, 스캔 라인, 게이트 전극, 소오스/드레인 전극 및 캐패시터의 제1전극을 형성하기 위한 가이드 패턴을 형성하여 동시에 형성한 후, 상기 가이드 패턴의 일부를 제거하고, 반도체층을 따로 형성할 수 있다. 그리고 상기 가이드 패턴을 제거하고, 이후 공정을 진행하거나, 남겨두어 이후의 제1절연막의 일부가 되도록 할 수 있다.
이때, 상기 제1반도체층 및 제2반도체층은 각각의 제1게이트 절연막 및 제2게이트 절연막의 타측 옆면에 정확하게 접촉하는 것이 바람직하고, 제1게이트 전극 및 제2게이트 전극 역시 제1게이트 절연막 및 제2게이트 절연막의 타측에 정확하게 접촉하는 것이 바람직하다.
다음, 도 8a 및 도 8b는 상기 기판상에 제1절연막, 콘택홀, 데이터 라인, 캐패시터의 제2전극 및 공통 전원 라인을 형성하는 공정의 평면도 및 단면도이다.(이때, 도 8b는 도 8a의 A-A'의 단면도이다) 도에서 보는 바와 같이 기판 전면에 걸쳐 하부의 소자들을 평탄화하고 절연할 수 있는 제1절연막(408)을 먼저 형성하고, 상기 평탄화막의 일부를 식각하여 제1소오스/드레인 전극 및 제2소오스/드레인 전극의 일부를 노출시키는 콘택홀(409)을 형성한 후, 제1소오스/드레인 전극과 콘택홀을 통해 콘택되는 스캔 라인(410), 제2소오스/드레인 전극과 콘택홀을 통해 콘택되는 공통 전원(411) 및 캐패시터의 제2전극(406b)을 형성한다.
이때, 상기 제1절연막 및 콘택홀을 형성하고, 가이드 패턴을 형성한 후, 상기 스캔 라인, 공통 전원 및 캐패시터의 제2전극을 동시에 형성할 수 있다. 또한 상기 스캔 라인, 공통 전원 및 캐패시터의 제2전극은 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나 이상을 이용하여 형성한다.
이어서, 상기 기판상에 형성된 여러 소자들의 단차를 제거하고 절연하기 위한 제2절연막(412)을 형성한다.
따라서, 스캔 라인과 연결된 제1게이트 전극, 제1게이트 절연막, 제1소오스/드레인 전극 및 제1반도체층을 포함하는 제1박막트랜지스터, 제1전극, 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체막(제1절연막의 일부임)를 포함하는 캐패시터, 제2게이트 전극, 제2게이트 절연막, 제2소오스/드레인 전극 및 제2반도체층을 포함하는 제2박막트랜지스터, 스캔 라인, 데이터 라인 및 공통 전원 라인을 형성한다.
이때, 상기 콘택홀에 의해 제1소오스/드레인 전극과 데이터 라인과 콘택하고, 상기 제2소오스/드레인 전극의 일측과 공통 전원 라인이 콘택하게 된다. 또한, 상기 스캔 라인과 제1게이트 전극, 제1소오스/드레인 전극과 캐패시터의 제1전극, 캐패시터의 제1전극과 제2게이트 전극 및 캐패시터의 제2전극과 공통 전원 라인은 서로 연결되어 동시에 형성된다.
다음, 도 9a 및 도 9b는 기판상에 비아홀을 형성하고, 제1전극, PDL, 유기막층 및 제2전극을 형성하는 공정의 평면도 및 단면도이다.(이때, 도 9b는 도 9a의 B-B'선의 단면도이다) 도에서 보는 바와 같이 제2소오스/드레인 전극의 표면이 노출되도록 상기 제2절연막을 식각하여 비아홀(413)을 형성하고, 투명 전극인 제1전극(414), 화소 정의 영역인 PDL(415), 적어도 유기발광층을 포함하는 유기막층(416) 및 공통 전극인 제2전극(417)을 순차적으로 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정 중 어느 하나 이상을 이용하여 형성하여 유기 전계 발광 소자를 형성한다.
이때, 상기 제1절연막, 제2절연막, 캐패시터의 제1전극 및 제2전극, 스캐 라인, 데이터 라인, 공통 전원 라인, 제1전극, PDL, 유기막층 및 제2전극 중 어느 하나 이상의 소자는 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나 이상의 공정을 이용하여 유기 재료로 형성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 유기 전계 발광 소자 및 그 제조 방법은 종래의 반도체 공정을 이용하여지 않고, 사진 공정, 잉크젯 공정, 스템핑 공정 또는 전사 공정으로 유기 물질을 이용하여 유기 전계 발광 소자를 제조하여 공정을 단순화할 수 있을 뿐만 아니라, 공정 시간 및 제조 비용도 감소시킬 수 있는 효과가 있다.

Claims (23)

  1. 절연 기판;
    하부면이 상기 기판과 접촉하는 게이트 전극;
    하부면이 기판과 접촉하고, 적어도 일측 옆면이 상기 게이트 전극의 일측 옆면과 접촉하는 게이트 절연막;
    하부면이 기판과 접촉하고, 일측 옆면이 게이트 절연막의 타측 옆면과 접촉하는 소오스/드레인 전극; 및
    하부면이 기판과 접촉하고, 상기 소오스/드레인 전극 사이에 개재되고, 일측 옆면이 게이트 절연막의 타측 옆면과 접촉하는 반도체층
    을 포함하는 것을 특징으로 하는 유기 전계 발광 소자.
  2. 절연 기판;
    하부면이 상기 기판과 접촉하는 게이트 전극;
    하부면이 기판과 접촉하고, 상기 게이트 전극을 감싸는 게이트 절연막;
    하부면이 기판과 접촉하고, 적어도 일측 옆면이 상기 게이트 절연막의 일측 옆면과 접촉하는 소오스/드레인 전극; 및
    하부면이 기판과 접촉하고, 상기 소오스/드레인 전극 사이에 개재되고, 적어도 일측 옆면이 상기 게이트 절연막의 일측 옆면과 접촉하는 반도체층
    을 포함하는 것을 특징으로 하는 유기 전계 발광 소자.
  3. 제 2 항에 있어서,
    상기 소오스/드레인 전극 또는 반도체층이 상기 게이트 절연막과 2면 이상 접촉하고 있음을 특징으로 하는 유기 전계 발광 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 소오스/드레인 전극 및 반도체층은 소오스/드레인 전극의 일측, 반도체층 및 소오스/드레인 전극의 타측의 형성 방향이 상기 기판의 표면과 평형하고, 상기 게이트 전극, 게이트 절연막 및 반도체층의 형성 방향과는 수직하는 방향으로 형성되어 있음을 특징으로 하는 유기 전계 발광 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극 또는 소오스/드레인 전극 중 어느 하나 이상은 금속 미립자 페이스트로 형성됨을 특징으로 하는 유기 전계 발광 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극, 게이트 절연막, 소오스/드레인 전극 또는 반도체층 중 어느 하나 이상은 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나 이상의 공정으로 형성함을 특징으로 하는 유기 전계 발광 소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극, 게이트 절연막, 소오스/드레인 전극 또는 반도체층 중 어느 하나 이상은 유기 재료로 형성함을 특징으로 하는 유기 전계 발광 소자.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 채널 영역임을 특징으로 하는 유기 전계 발광 소자.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 소오스/드레인 영역과 상기 소오스/드레인 영역 사이에 개재된 채널 영역을 포함함을 특징으로 하는 유기 전계 발광 소자.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극 및 소오스/드레인 전극은 동시에 형성됨을 특징으로 하는 유기 전계 발광 소자.
  11. 절연 기판을 준비하는 단계;
    상기 기판상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막의 일측 옆면에는 게이트 전극을 형성하고, 상기 게이트 절연막의 타측 옆면에는 소오스/드레인 전극 및 상기 소오스/드레인 전극 사이에 개재된 반도체층을 형성하는 단계
    를 포함을 특징으로 하는 유기 전계 발광 소자 제조 방법.
  12. 절연 기판을 준비하는 단계;
    상기 기판상에 게이트 전극을 형성하는 단계;
    상기 기판상에 접촉하고, 상기 게이트 전극을 감싸도록 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막의 일측 측면에 소오스/드레인 전극 및 상기 소오스/드레인 전극 사이에 개재된 반도체층을 형성하는 단계
    를 포함함을 특징으로 하는 유기 전계 발광 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 소오스/드레인 전극 및 반도체층을 형성하는 단계는 상기 소오스/드레인 전극 또는 반도체층 중 어느 하나 이상을 상기 게이트 절연막의 2면을 감싸도록 형성하는 공정임을 특징으로 하는 유기 전계 발광 소자 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 게이트 전극, 게이트 절연막, 소오스/드레인 전극 또는 반도체층 중 하나 이상은 사진 공정, 잉크젯 공정, 스텝핑 공정 또는 전사 공정 중 어느 하나를 이용하여 형성함을 특징으로 하는 유기 전계 발광 소자 제조 방법.
  15. 절연 기판;
    상기 절연 기판상에 형성된 스캔 라인, 제1박막트랜지스터, 캐패시터, 제2박막트랜지스터, 데이터 라인, 공통 전원 라인, 제1전극, PDL, 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하며,
    상기 제1박막트랜지스터는 상기 기판과 접촉하는 제1게이트 전극, 하부면이 기판과 접촉하고, 일측 옆면이 상기 제1게이트 전극의 일측 옆면과 접촉하는 제1게 이트 절연막, 하부면이 기판과 접촉하고, 일측 옆면이 제1게이트 절연막과 접촉하는 제1소오스/드레인 전극 및 하부면이 기판과 접촉하고, 상기 제1소오스/드레인 전극 사이에 개재되고, 일측 옆면이 제1게이트 절연막의 타측 옆면과 접촉하는 제1반도체층을 포함하고,
    상기 제2박막트랜지스터는 상기 기판과 접촉하는 제2게이트 전극, 하부면이 기판과 접촉하고, 일측 옆면이 상기 제2게이트 전극의 일측 옆면과 접촉하는 제2게이트 절연막, 하부면이 기판과 접촉하고, 일측 옆면이 제2게이트 절연막과 접촉하는 제2소오스/드레인 전극 및 하부면이 기판과 접촉하고, 상기 제2소오스/드레인 전극 사이에 개재되고, 일측 옆면이 제2게이트 절연막의 타측 옆면과 접촉하는 제2반도체층
    을 포함하는 것을 특징으로 하는 유기 전계 발광 소자.
  16. 제 15 항에 있어서,
    상기 스캔 라인, 제1게이트 전극, 제1소오스/드레인 전극, 캐패시터의 제1게이트 전극 및 제2소오스/드레인 전극은 동시에 형성되어 있음을 특징으로 하는 유기 전계 발광 소자.
  17. 제 15 항에 있어서,
    상기 데이터 라인, 캐패시터의 제2전극 및 공통 전원 라인은 동시에 형성되어 있음을 특징으로 하는 유기 전계 발광 소자.
  18. 제 15 항에 있어서,
    상기 제1전극, PDL, 유기막층 및 제2전극은 제2절연막상에 형성됨을 특징으로 하는 유기 전계 발광 소자.
  19. 제 15 항에 있어서,
    상기 스캔 라인, 제1박막트랜지스터, 캐패시터, 제2박막트랜지스터, 데이터 라인, 공통 전원 라인, 제1전극, PDL, 적어도 유기 발광층을 포함하는 유기막층 또는 제2전극 중 어느 하나 이상은 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나 이상의 공정으로 형성함을 특징으로 하는 유기 전계 발광 소자.
  20. 제 15 항에 있어서,
    상기 스캔 라인, 제1박막트랜지스터, 캐패시터, 제2박막트랜지스터, 데이터 라인, 공통 전원 라인, 제1전극, PDL, 적어도 유기 발광층을 포함하는 유기막층 또는 제2전극 중 어느 하나 이상은 유기물 재료로 형성함을 특징으로 하는 유기 전계 발광 소자.
  21. 제 15 항에 있어서,
    상기 제1게이트 전극은 상기 스캔 라인과 연결되고, 상기 제1소오스/드레인 전극은 상기 데이터 라인과 콘택홀을 통해 콘택하고, 상기 캐패시터의 제1전극은 상기 제2게이트 전극과 연결되고, 상기 제2소오스/드레인 전극은 공통 전원 라인과 콘택하고, 상기 캐패시터의 제2전극은 상기 공통 전원 라인과 연결되고, 상기 제1소오스/드레인 전극은 상기 캐패시터의 제1전극과 연결되고, 상기 제2소오스/드레인 전극은 상기 제1전극과 비아홀을 통해 콘택함을 특징으로 하는 유기 전계 발광 소자.
  22. 절연 기판을 준비하는 단계;
    상기 기판상에 제1게이트 절연막 및 제2게이트 절연막을 형성하는 단계;
    상기 제1게이트 절연막의 일측 측면과 접촉하고, 하부면이 기판과 접촉하는 제1게이트 전극, 상기 제1게이트 전극과 연결된 스캔 라인, 상기 제1게이트 절연막의 타측 옆면과 접촉하고, 하부면이 기판과 접촉하는 제1소오스/드레인 전극, 상기 제1소오스/드레인 전극과 연결된 캐패시터의 제1전극, 상기 캐패시터의 제1전극과 연결된 게이트 전극, 상기 제2게이트 절연막의 일측 옆면에 접촉하고, 하부면이 기 판과 접촉하는 제2게이트 전극 및 상기 제2게이트 절연막의 타측 옆면에 접촉하고, 하부면이 기판과 접촉하는 제2소오스/드레인 전극을 형성하는 단계;
    상기 제1소오스/드레인 전극 및 제2소오스/드레인 전극의 중간부에 상기 제1게이트 절연막 및 제2게이트 절연막의 타측 옆면에 접촉하고, 하부면이 기판과 접촉하도록 제1반도체층 및 제2반도체층을 형성하는 단계;
    상기 기판 전면에 제1절연막을 형성하고, 상기 제1절연막의 일부를 식각하여 제1소오스/드레인 전극 및 제2소오스/드레인 전극의 소정 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 기판상에 상기 콘택홀을 통해 제1소오스/드레인 전극과 콘택하는 데이터 라인, 제2소오스/드레인 전극과 콘택하는 공통 전원 라인 및 상기 공통 전원 라인과 연결된 캐패시터의 제2전극을 형성하는 단계; 및
    상기 기판 전면에 제2절연막을 형성하고, 상기 제2절연막의 식각하여 제2소오스/드레인 전극의 일부를 노출시키는 비아홀을 형성한 후, 제1전극을 형성하고, PDL, 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 유기 전계 발광 소자 제조 방법.
  23. 제 22 항에 있어서,
    상기 스캔 라인, 데이터 라인, 공급 전원 라인, 제1게이트 전극, 제2게이트 전극, 제1게이트 절연막, 제2게이트 절연막, 제1소오스/드레인 전극, 제1반도체층, 제2소오스/드레인 전극, 제2반도체층, 캐패시터의 제1전극, 캐패시터의 제2전극, 제1절연막, 제2절연막, 제1전극, PDL, 유기막층 또는 제2전극 중 어느 하나 이상을 사진 공정, 잉크젯 공정, 스템핑 공정 및 전사 공정 중 어느 하나 이상의 공정으로 형성함을 특징으로 하는 유기 전계 발광 소자 제조 방법.
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