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KR100622610B1 - 반도체소자의 캐패시터 및 그의 제조 방법 - Google Patents

반도체소자의 캐패시터 및 그의 제조 방법 Download PDF

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KR100622610B1
KR100622610B1 KR1020050036577A KR20050036577A KR100622610B1 KR 100622610 B1 KR100622610 B1 KR 100622610B1 KR 1020050036577 A KR1020050036577 A KR 1020050036577A KR 20050036577 A KR20050036577 A KR 20050036577A KR 100622610 B1 KR100622610 B1 KR 100622610B1
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KR
South Korea
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storage node
film
layer
forming
chemical attack
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KR1020050036577A
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Inventor
홍권
길덕신
염승진
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 스토리지노드로 사용되는 TiN에 의해 후속 습식딥아웃공정시 초래되는 벙커 결함을 방지할 수 있는 반도체메모리장치의 캐패시터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체메모리장치의 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 오픈부를 갖는 절연막을 형성하는 단계, 상기 오픈부의 바닥 및 내부 측벽에 접하는 전도성의 케미컬어택방지막과 상기 케미컬어택방지막 상의 스토리지노드를 동시에 형성하는 단계, 상기 절연막을 선택적으로 제거하는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하므로써, 후속 습식딥아웃공정시 BOE 케미컬이 하부로 침투를 방지할 수 있어 스토리지노드콘택플러그 및 하부구조물의 손실을 방지하여 반도체메모리장치의 수율을 향상시킬 수 있는 효과가 있다.
캐패시터, 케미컬어택방지막, 벙커, BOE 케미컬

Description

반도체소자의 캐패시터 및 그의 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1c는 종래기술에 따른 실린더 구조의 MIM 캐패시터를 갖는 반도체메모리장치의 제조 방법을 도시한 공정 단면도,
도 2a는 종래기술에 따른 벙커결함을 도시한 도면,
도 2b는 티타늄실리사이드의 손실을 나타낸 도면,
도 2c는 TiN의 두께에 따른 벙커결함을 관찰한 도면,
도 3은 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 도면,
도 4a 내지 도 4f는 도 3에 도시된 반도체메모리장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각배리어막
25 : 스토리지노드절연막 26 : 오픈부
27 : 금속실리사이드막 28 : 케미컬어택방지막
29 : TiN
본 발명은 반도체 제조 기술에 관한 것으로, 특히 메탈전극을 구비한 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 메모리 장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 스토리지노드 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 스토리지노드(Storagenode)와 플레이트(Plate)를 금속막으로 형성하는 방법(Metal Insulator Metal) 등이 제안되었다.
최근에, 128Mbit 이상의 집적도를 갖는 DRAM에서 MIM 구조의 캐패시터에서 스토리지노드로 TiN을 적용하는 방법이 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 실린더 구조의 MIM 캐패시터를 갖는 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 일부를 노출시키는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 폴리실리콘을 매립시켜 스토리지노드콘택플러그(13)를 형성한다.
다음으로, 스토리지노드콘택플러그(13) 및 층간절연막(12) 상에 식각배리어막(14)과 스토리지노드 형성을 위한 3차원 구조를 제공하는 스토리지노드절연막(Storage node oxide, 15)을 적층한다. 이때, 식각배리어막(14)은 후속 스토리지노드절연막(15) 식각시 식각배리어 역할을 하는 것으로 질화막으로 형성하고, 스토리지노드절연막(15)은 스토리지노드가 형성될 3차원 구조를 제공하는 것으로 BPSG 또는 USG와 같은 실리콘산화막(Silicon oxide)으로 형성한다.
이어서, 마스크 공정과 스토리지노드절연막(15)의 건식식각, 그리고 식각배리어막(14)의 건식식각공정을 진행하여 3차원 구조를 갖는 오픈부(Open region, 16)을 형성한다.
도 1b에 도시된 바와 같이, 스토리지노드콘택플러그(13)의 표면 상에 티타늄실리사이드(TiSi, 17)를 형성한다. 이때, 티타늄실리사이드(17)는 스토리지노드콘택플러그(13)와 후속 스토리지노드간 콘택저항 개선을 위해 도입된 오믹접촉층이다.
다음으로, 오픈부(16)의 프로파일을 따라 스토리지노드절연막(15) 상에 스토 리지노드로 사용될 TiN을 증착한 후 스토리지노드분리 공정을 진행하여 오픈부(16)의 내부에 실린더 형태를 갖는 TiN 스토리지노드(18)를 형성한다.
도 1c에 도시된 바와 같이, 스토리지노드절연막(15)을 BOE 케미컬을 이용한 습식딥아웃(Wet dip out)으로 제거하여 실린더 형태를 갖는 TiN 스토리지노드(18)의 내벽 및 외벽을 모두 드러낸다.
후속 공정으로, 도시되지 않았지만 TiN 스토리지노드(18) 상에 유전막과 플레이트를 차례로 형성하여 메탈을 전극으로 사용하는 실린더 구조의 MIM 캐패시터를 완성한다.
그러나, 종래기술은 스토리지노드절연막(15)의 습식딥아웃 공정시 웨이퍼내 일부 지역에서 스팟(Spot) 형태로 식각배리어막(14) 하부의 층간절연막(12)에 습식케미컬(도 1c의 '19' 참조)이 침투하여 습식어택(Wet attack)이 발생한다.
위와 같은 습식어택은 여러가지 원인에 의해 발생되는데, 스토리지노드로 사용된 TiN의 스텝커버리지 불량으로 인해 오픈부 바텀부분에서 TiN이 100Å 이하로 얇아지는 문제 또는 습식딥아웃시 BOE 케미컬에 의해 층간절연막이 어택받는 문제로 인해 초래된다.
상기한 습식어택을 통해 통상적으로 벙커결함(Bunker shaped defect, '도 2' 참조)이라고 하는 문제가 발생하며, 위와 같은 벙커결함은 스토리지노드로 사용된 TiN의 물질특성에 의해 발생된다.
도 2a는 종래기술에 따른 벙커결함을 도시한 도면이고, 도 2b는 티타늄실리사이드의 손실을 나타낸 도면이다.
도 2a에 도시된 바와같이, 벙커결함은 TiN 스토리지노드가 TiCl4를 이용한 CVD 방법(이하 'TiCl4 CVD TiN'이라고 약칭함)으로 증착하고, 이 TiCl4 CVD TiN이 전형적으로 주상결정구조(Columnar structure)를 가지기 때문이며, 웨이퍼 내의 일부 지점에서 스토리지노드콘택플러그와 접촉하는 부분의 TiN 스토리지노드의 결정립 사이로 습식 딥아웃시의 BOE 케미컬이 침투하여 층간절연막이나 폴리실리콘물질인 스토리지노드콘택티플러그를 손상시키거나, 또는 타늄실리사이드 손실(도 2b 참조)을 발생시키는 현상이다.
TiCl4 CVD TiN은 브리틀(brittle)하고 포러스(porous)하며, 성장된 막이 주상결정구조를 가져 이 결정구조로 인하여 습식딥아웃 공정시 쉽게 BOE 케미컬이 스토리지노드 바텀지역의 얇은 TiN을 통과하기 때문에 벙커결함 등의 습식어택이 발생한다.
전술한 바와 같은 벙커결함을 방지하기 위해 TiN을 두껍게 증착하는 방법이 제안되었으나, TiN이 두꺼워진다고 하더라도 TiN이 갖는 물질특성으로 인해 벙커결함은 여전히 발생하는 것으로 관찰되었다.
도 2c는 TiN의 두께에 따른 벙커결함을 관찰한 도면으로서, TiN의 두께가 200Å, 300Å으로 두꺼워진다고 하더라도 여전히 벙커결함 포인트가 발생되고 있음을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드로 사용되는 TiN에 의해 후속 습식딥아웃공정시 초래되는 벙커 결함을 방지할 수 있는 반도체메모리장치의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체메모리장치의 캐패시터는 적어도 전도성의 케미컬어택방지막을 갖는 실린더형 스토리지노드, 상기 스토리지노드 상의 유전막, 및 상기 유전막 상의 플레이트전극을 포함하는 것을 특징으로 하고, 상기 스토리지노드에서 상기 케미컬어택방지막은 텅스텐질화막인 것을 특징으로 하며, 상기 스토리지노드는 케미컬어택방지막에 의해 에워싸이는 TiN을 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체메모리장치의 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 오픈부를 갖는 절연막을 형성하는 단계, 상기 오픈부의 바닥 및 내부 측벽에 접하는 전도성의 케미컬어택방지막과 상기 케미컬어택방지막 상의 스토리지노드를 동시에 형성하는 단계, 상기 절연막을 선택적으로 제거하는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 도면이다.
도 3에 도시된 바와 같이, 반도체기판(21) 상에 층간절연막(22)이 형성되고, 층간절연막(22)을 관통하는 스토리지노드콘택플러그(23)가 형성되며, 스토리지노드콘택플러그(23) 표면에는 금속실리사이드막(27)이 형성되어 있다.
그리고, 스토리지노드콘택플러그(23)에 연결되는 전도성의 케미컬어택방지막(28)을 갖는 실린더형 스토리지노드(100), 스토리지노드(100) 상의 유전막(200), 및 유전막(200) 상의 플레이트전극(300)으로 구성되는 캐패시터가 형성된다. 여기서, 스토리지노드(100)의 하부영역은 식각배리어막(24)에 의해 지지되고 있다.
도 3에서, 스토리지노드(100)를 구성하고 있는 케미컬어택방지막(28)은 텅스텐질화막이고, 이 텅스텐질화막은 ALD 방식에 의해 형성된 것이다.
그리고, 스토리지노드(100)는 실린더 형상으로서 케미컬어택방지막(28) 상의 TiN(29)을 더 포함한다. 즉, 스토리지노드(100)의 내부를 구성하도록 케미컬어택방지막(28)에 의해 에워싸이는 TiN(29)을 갖는다.
위와 같이, 실질적으로 스토리지노드(100)로 작용하는 TiN(29)의 외측에 텅스텐질화막으로 이루어진 케미컬어택방지막(28)을 형성해주므로써, 스토리지노드(100)의 내외벽을 드러내는 스토리지노드절연막의 습식딥아웃 공정(BOE 케미컬 이 용)시에 케미컬어택방지막(28)으로 형성한 텅스텐질화막이 TiN(29)을 관통하는 BOE 케미컬을 저지시킨다.
도 4a 내지 도 4f는 도 3에 도시된 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 연결되는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(23) 형성전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.
다음으로, 스토리지노드콘택플러그(23) 상부에 식각배리어막(24)과 스토리지노드절연막(25)을 적층 형성한다. 여기서, 스토리지노드절연막(25)은 실린더 구조의 스토리지노드가 형성될 3차원 구조를 제공하기 위한 절연막이고, 식각배리어막(24)은 스토리지노드절연막(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각배리어 역할을 한다. 바람직하게, 식각배리어막(24)은 화학기상증착방식(CVD)의 실리콘질화막(Si3N4)으로 형성하며 그 두께는 200Å∼1000Å이고, 스토리지노드절연막(25)은 BPSG, PSG, USG, PETEOS 또는 HDP 산화막 중에서 선택된 단독산화막 또는 이들의 적층막으로 형성한다. 예를 들어, 스토리지노드절연막(25)은 PSG와 TEOS의 듀얼산화막(Dual oxide) 구조로 형성한다.
다음으로, 스토리지노드절연막(25)과 식각배리어막(24)을 순차적으로 식각하 여 스토리지노드콘택플러그(23) 상부를 개방시키는 오픈부(26)를 형성한다. 여기서, 오픈부(26)는 통상적으로 'SNC Hole'이라고 일컬으며, 오픈부(26) 형성을 위해 폴리실리콘하드마스크(Polysilicon hardmask)를 도입할 수도 있다. 즉, 스토리지노드절연막(25) 상에 폴리실리콘하드마스크를 형성하고, 폴리실리콘하드마스크상에 감광막을 도포하고 마스크 및 식각공정을 통해 감광막패턴을 형성한 후, 감광막패턴을 식각배리어로 폴리실리콘하드마스크를 식각하고, 폴리실리콘하드마스크를 식각배리어로 스토리지노드절연막과 식각중지막을 식각한다. 이와 같이 폴리실리콘하드마스크를 도입하면 스토리지노드절연막의 높이 증가에 따른 감광막만을 이용한 노광 및 식각의 한계를 극복할 수 있다.
도 4b에 도시된 바와 같이, 오픈부(26) 아래에 노출된 스토리지노드콘택플러그(23) 표면에 오믹콘택을 형성하기 위한 금속실리사이드막(27)을 형성한다. 이때, 금속실리사이드막(27)은 티타늄실리사이드(Ti-silicide), 탄탈륨실리사이드(Ta-silicide), 몰리브덴실리사이드(Mo-silicide) 또는 니켈실리사이드(Ni-silicide)로 형성한다. 이러한 금속실리사이드막(27) 제조 공정은, 예컨대 티타늄실리사이드 공정은 전면에 CVD 방법으로 650℃∼700℃ 온도에서 티타늄막을 20Å∼50Å 두께로 증착한 후 급속열처리(Rapid Thermal Process; RTP)를 진행하여 스토리지노드콘택플러그(23)의 실리콘과 반응을 유도하여 티타늄실리사이드를 형성하고, 미반응 티타늄을 선택적으로 제거하는 순서로 진행한다.
다음으로, 금속실리사이드막(27)을 포함한 오픈부(26)의 프로파일을 따라 스토리지노드절연막(25) 표면 상에 케미컬어택방지막(28)을 형성한다. 이때, 케미컬 어택방지막(28)은 후속 스토리지노드절연막(25)을 제거하기 위한 습식딥아웃공정시 BOE 케미컬이 스토리지노드를 관통하여 하부의 금속실리사이드막(27)이나 층간절연막(22)에 어택을 주어 발생하는 습식어택을 방지하기 위한 것으로, 전도성을 가져 스토리지노드로도 사용가능한 물질로 형성한다.
바람직하게, 케미컬어택방지막(28)은 텅스텐질화막(WN)으로 증착한다. 여기서, 텅스텐질화막은 TiN에 비해 막밀도가 높아 BOE 케미컬의 침투를 방지할 수 있는 효과가 크다.
상기 케미컬어택방지막(28)으로 사용되는 텅스텐질화막은 ALD(Atomic Layer Deposition) 방식으로 증착하는데, ALD 방식에 의해 증착된 텅스텐질화막은 자체적으로 막밀도가 높고 구조가 치밀하여 BOE 케미컬의 침투를 억제하면서도 캐패시터의 스토리지노드로 사용할 수 있는 비저항을 가지며 이후 유전막 증착시 산화저항성을 가지며, 후속 캐패시터 공정후의 층간절연막 증착시의 써멀에 의해서도 계면산화반응이 없는 물질이다.
상기한 텅스텐질화막은 BOE 케미컬의 하부구조물로의 침투 방지 효과를 극대화시키기 위해 ALD 방식을 이용하는 경우가 나머지 증착 방식보다 유리한데, 그 이유는 오픈부(26)의 바닥 모서리에서의 스토리지노드의 구조를 강화시켜 주기 위함이다. 즉, 스텝커버리지 특성이 우수한 것으로 알려진 ALD 방식으로 케미컬어택방지막(28)인 텅스텐질화막을 증착하여 오픈부(26)의 바닥 및 측벽에서 균일한 두께를 갖도록 해준다. 반면에, CVD 방식으로 텅스텐질화막을 증착하는 경우에는, CVD 방식이 ALD 방식에 비해 스텝커버리지특성이 다소 열악한 것으로 알려져 있으므로 오픈부(26)의 바닥 모서리의 두께가 오픈부(26)의 측벽 및 바닥 표면에서의 두께보다 얇아질 수 있다. 이처럼 오픈부(26)의 바닥 모서리의 두께가 얇으면 후속 습식딥아웃공정시 스토리지노드의 바닥부분에서 BOE 케미컬의 침투에 취약해질 수 있다.
위와 같은 일련의 공정에 의해서 케미컬어택방지막(28)을 텅스텐질화막으로 형성해주고, 특히 텅스텐질화막을 ALD 방식으로 증착해주므로써 오픈부(26)의 바닥 모서리에서 균일한 물리적두께를 확보한다. 그리고, ALD 방식에 의한 텅스텐질화막은 TiN에 비해 막밀도가 높아 BOE 케미컬의 침투를 방지할 수 있는 효과가 크다.
결국, 스토리지노드로 사용가능하면서 BOE 케미컬의 침투를 방지하는 케미컬어택방지막(28)으로 ALD 방식에 의한 텅스텐질화막을 형성하면, 오픈부(26) 바닥에서의 물리적 두께를 충분히 확보하여 BOE 케미컬의 침투를 방지하고, 동시에 텅스텐질화막이 갖는 높은 막밀도에 의해 TiN에서 발생하는 결정립을 통한 BOE 케미컬의 침투도 없다.
상기 텅스텐질화막의 원자층증착법(ALD)의 단위사이클은 다음과 같다.
[단위사이클]
[(B2H6/퍼지/WF6/퍼지/NH3/퍼지)n]
여기서, B2H6는 텅스텐질화막 증착전 하부구조물의 표면을 표면처리(자연산화막 제거)하기 위한 펄스이고, WF6와 NH3는 텅스텐질화막을 증착하기위한 소스가스이며, 퍼지는 각 B2H6, WF6 및 NH3 펄스후 진행하는 퍼지펄스이며, n은 (B2H6/퍼지 /WF6/퍼지/NH3/퍼지) 펄스의 횟수로서 텅스텐질화막의 총 두께를 결정한다.
상기한 단위사이클 [(B2H6/퍼지/WF6/퍼지/NH3/퍼지)n]에 의해 텅스텐질화막은 100℃∼400℃의 저온에서 30Å∼500Å 두께로 증착한다.
도 4c에 도시된 바와 같이, 케미컬어택방지막(28) 상에 스토리지노드로 사용되는 TiN(29)을 100Å∼500Å 두께로 증착한다. 이때, TiN(29)은 ALD 또는 CVD 방식을 이용하여 증착하는데, ALD 방식이 CVD 방식에 비해 우수한 스텝커버리지 특성을 갖고 보다 균일하고 스트레스가 적은 TiN을 형성하기 위해서 ALD 방식을 이용한다.
도 4d에 도시된 바와 같이, 오픈부(26)의 내부에만 실린더형 스토리지노드(100)를 형성하는 스토리지노드 분리(Storage node isolation) 공정을 진행한다. 이때, 스토리지노드(100)는 케미컬어택방지막(28)과 TiN(29)의 2중층 구조이다.
상기 스토리지노드 분리 공정은, 오픈부(26)를 제외한 스토리지노드절연막(26) 표면 상부에 형성된 TiN(29)과 케미컬어택방지막(28)을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 실린더형 스토리지노드(100)를 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드(100) 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 포토레지스트로 오픈부(26)의 내부를 모두 채운 후에, 스토리지노드절연막(25)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
도 4e에 도시된 바와 같이, 스토리지노드절연막(26)을 선택적으로 습식딥아웃하여 스토리지노드(100)의 내벽 및 외벽을 모두 드러낸다.
이때, 습식딥아웃 공정은 BOE 케미컬을 이용하여 20초∼30분동안 진행하는데, 산화막으로 형성한 스토리지노드절연막(26)이 BOE 케미컬에 의해 식각된다. 한편, 스토리지노드절연막(26) 아래의 식각배리어막(24)은 산화막의 습식식각시 선택비를 갖는 실리콘질화막으로 형성했기 때문에 BOE 케미컬에 의해 식각되지 않는다.
위와 같은 BOE 케미컬 적용시에 BOE 케미컬이 스토리지노드(100)의 바닥부분을 관통하여 하부의 층간절연막(22)으로 침투할 수 있으나, 본 발명의 스토리지노드(100)가 막밀도가 높은 케미컬어택방지막(28)을 갖기 때문에 BOE 케미컬이 스토리지노드(100)를 완전히 관통하지 못한다.
즉, 비록 스토리지노드(100)가 TiN(29)을 가져 BOE 케미컬이 TiN(29)을 관통한다고 하더라도, 케미컬어택방지막(28)으로 형성한 텅스텐질화막이 TiN(29)을 관통하는 BOE 케미컬을 저지시킨다.
아울러, 케미컬어택방지막(28)인 텅스텐질화막은 BOE 케미컬과 같은 산화막 식각 용액에 의해 어떠한 어택도 받지 않는 특성을 가지므로 BOE 케미컬이 스토리지노드(100)를 관통하는 것이 더욱더 억제된다.
도 4f에 도시된 바와 같이, 스토리지노드(100) 상에 유전막(200)과 플레이트전극(300)을 순차적으로 형성한다. 이때, 유전막(200)은 ALD 방식을 이용하여 Al2O3와 HfO2의 적층 구조(Al2O3/HfO2), HfO2/Al2O3/HfO2의 적층구조 또는 HfAlO를 50Å∼ 100Å 두께로 형성한다. 그리고, 플레이트전극(300)은 CVD 방식을 이용한 TiN으로 형성한다.
다음으로, 플레이트전극(300) 상에 캡핑층(도시 생략)으로서 비정질실리콘막을 100Å∼500Å두께로 500℃ 이하의 저온에서 증착한 후 포토마스크 및 식각공정을 통해 패터닝하여 MIM 캐패시터를 완성한다.
본 발명은 스토리지노드로 TiN을 적용하는데 한정되지 않고, 단일 금속막을 이용하는 모든 실린더 구조의 캐패시터에서 금속막을 관통하는 습식케미컬의 침투경로를 차단해주기 위해서 텅스텐질화막을 스토리지노드를 형성하는 캐패시터에 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스토리지노드로 사용된 TiN 아래에 전도성의 케미컬어택방지막을 구비하므로써 후속 습식딥아웃공정시 BOE 케미컬이 스토리지노드 하부로 침투하는 것을 방지할 수 있어 스토리지노드콘택플러그 및 하부구조물의 손실을 방지하여 반도체메모리장치의 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 적어도 전도성의 케미컬어택방지막을 갖는 실린더형 스토리지노드;
    상기 스토리지노드 상의 유전막; 및
    상기 유전막 상의 플레이트전극
    을 포함하는 반도체 메모리 장치의 캐패시터.
  2. 제1항에 있어서,
    상기 스토리지노드에서,
    상기 케미컬어택방지막은 텅스텐질화막인 것을 특징으로 하는 반도체메모리장치의 캐패시터.
  3. 제2항에 있어서,
    상기 텅스텐질화막은 ALD 방식에 의해 형성된 것임을 특징으로 하는 반도체메모리장치의 캐패시터.
  4. 제2항에 있어서,
    상기 스토리지노드는 케미컬어택방지막에 의해 에워싸이는 TiN을 더 포함하는 것을 특징으로 하는 반도체메모리장치의 캐패시터.
  5. 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계;
    상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 오픈부를 갖는 절연막을 형성하는 단계;
    상기 오픈부의 바닥 및 내부 측벽에 접하는 전도성의 케미컬어택방지막과 상기 케미컬어택방지막 상의 스토리지노드를 동시에 형성하는 단계;
    상기 절연막을 선택적으로 제거하는 단계;
    상기 스토리지노드 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트전극을 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 케미컬어택방지막과 스토리지노드를 동시에 형성하는 단계는,
    상기 오픈부의 프로파일을 따라 상기 절연막의 표면 상에 케미컬어택방지막용 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 상기 스토리지노드용 제2도전막을 형성하는 단계; 및
    상기 오픈부 외측의 상기 제1도전막과 제2도전막을 선택적으로 제거하여 상기 오픈부의 내부에 상기 케미컬어택방지막과 스토리지노드를 잔류시키는 단계
    를 포함하는 반도체메모리장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1도전막과 상기 제2도전막은 ALD 방식으로 증착하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1도전막은 텅스텐질화막으로 형성하고, 상기 제2도전막은 TiN으로 형성하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  9. 제8항에 있어서,
    상기 텅스텐질화막은,
    (B2H6/퍼지/WF6/퍼지/NH3/퍼지)를 단위사이클로 하고, 상기 단위사이클을 반복진행하여 30Å∼500Å 두께로 증착하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
  10. 제8항에 있어서,
    상기 TiN은 100Å∼500Å 두께 두께로 증착하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
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