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KR100622227B1 - 다중 전류 이동경로를 갖는 트랜지스터와 그것을 이용한화소 및 발광 표시 장치 - Google Patents

다중 전류 이동경로를 갖는 트랜지스터와 그것을 이용한화소 및 발광 표시 장치 Download PDF

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KR100622227B1
KR100622227B1 KR1020040081810A KR20040081810A KR100622227B1 KR 100622227 B1 KR100622227 B1 KR 100622227B1 KR 1020040081810 A KR1020040081810 A KR 1020040081810A KR 20040081810 A KR20040081810 A KR 20040081810A KR 100622227 B1 KR100622227 B1 KR 100622227B1
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KR
South Korea
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semiconductor layer
transistor
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엄사방
최웅식
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삼성에스디아이 주식회사
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Abstract

본 발명은 구동 트랜지스터의 채널이 다중 전류 이동 경로를 갖는 트랜지스터와, 패널 내의 트랜지스터의 균일도를 높여 표시 장치의 화질을 개선할 수 있는 화소 및 발광 표시 장치에 관한 것이다. 본 발명에 따른 트랜지스터는 기판 상에 폐루프 모양으로 형성되며, 적어도 두 개의 전류 이동 경로를 갖는 채널과 이 채널의 양단에 접속되는 소오스 및 드레인을 구비하는 제1 반도체층과, 채널에 접하여 형성되는 게이트 절연층, 및 게이트 절연층을 사이에 두고 채널과 마주하는 게이트를 포함한다.
발광 표시 장치, 트랜지스터, 결정화 공정, 다중 전류 이동 경로

Description

다중 전류 이동경로를 갖는 트랜지스터와 그것을 이용한 화소 및 발광 표시 장치{Transistor for driving organic light emitting diode and pixel circuit and display device using the same}
도 1은 본 발명의 일 실시예에 따른 트랜지스터에 대한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 트랜지스터에 고밀도의 결함부가 형성된 경우를 설명하기 위한 평면도이다.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 취한 트랜지스터의 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 트랜지스터의 변형예를 나타낸 평면도들이다.
도 5는 본 발명의 일 실시예에 따른 트랜지스터를 채용한 발광 표시 장치의 화소에 대한 레이아웃 도면이다.
도 6은 도 5의 화소에 대한 등가 회로도이다.
도 7은 도 5의 Ⅵ-Ⅵ선을 따라 취한 화소의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터를 채용할 수 있는 다른 화소 회로에 대한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터를 채용한 발광 표시 장치에 대한 구성도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 트랜지스터 110: 반도체층
120: 채널 130: 소오스/드레인 전극
140: 드레인/소오스 전극 150: 비채널 영역
160: 게이트 전극
300: 화소 310: 주사선
320: 데이터선 330: 전원선
340: 제1 트랜지스터 350: 캐패시터
360: 제2 트랜지스터 370: 발광 소자
700: 발광 표시 장치 710: 주사 구동부
720: 데이터 구동부 730: 화상표시부
740: 화소
본 발명은 트랜지스터, 화소 및 발광 표시 장치에 관한 것으로, 보다 상세하게는 다중 채널을 갖는 트랜지스터와, 패널 내의 트랜지스터의 균일도를 높여 표시장치의 화질을 개선할 수 있는 화소 및 발광 표시 장치에 관한 것이다.
일반적으로 유기 발광 표시 장치는 형광성 또는 인광성 유기 화합물을 전기적으로 여기시켜 발광시키는 자발광형 디스플레이로 낮은 전압에서 구동이 가능하고, 박형화가 용이하며, 광시야각, 빠른 응답속도 등 액정 표시 장치에서 지적되고 있는 문제점을 해결할 수 있는 차세대 디스플레이로 주목받고 있다.
이러한 유기 발광 표시 장치는 그 구동 방식에 따라 크게 액티브 매트릭스(active matrix, AM) 방식(이하 능동 구동 방식이라 한다)과 패시브 매트릭스(passive matrix, PM) 방식으로 구분된다. 그 가운데, 능동 구동 방식의 유기 발광 표시 장치는 각 화소당 적어도 2개의 박막 트랜지스터(thin film transistor; 이하, "TFT"라 함)를 구비한다. 이들 박막 트랜지스터는 각 화소의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
상술한 박막 트랜지스터는 기판 상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드래인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 반도체층과, 이 반도체층 상에 형성된 게이트 절연막과, 게이트 절연막을 사이에 두고 반도체층의 채널 영역 상부에 형성된 게이트 전극과, 게이트 전극 상에서 층간 절연막을 사이에 두고 콘택홀을 통해 드레인 영역과 소스 영역에 접속되는 드레인 전극 및 소스 전극 등으로 구성된다.
한편, 능동 구동 방식의 유기 발광 표시 장치의 패널에서 구동 트랜지스터의 특성 균일도가 떨어지면, 패널 내에 랜덤 무라(ramdom mura)가 증가하고, 제조 공정에 따라 엑시머 레이저 어닐링(excimer laser annealing: ELA) 라인에 따른 무라가 나타나 화질이 떨어진다. 상술한 구동 트랜지스터의 특성에 대한 불균일은, ELA 공정에서 ELA의 레이저 빔의 진행 방향과 레이저 빔 내에 예기치 않게 발생되는 불균일한 에너지가 분포에 기인한다. 이것은 패널 내의 구동 트랜지스터에 대한 불균일도를 높인다.
따라서 종래의 능동 구동 방식의 유기 발광 표시 장치에서는 구동 트랜지스터의 균일도를 개선하기 위한 방법으로 여러 가지 보상 회로를 각각의 화소 회로에 적용하여 구동 트랜지스터의 문턱 전압을 보상한다.
그러나, 상술한 종래의 방법은 화소를 복잡하게 만들고 개구율을 떨어뜨리며, 복잡한 화소 구조에 의해 수율이 감소된다는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 고려하여 안출된 것으로, 본 발명의 목적은 제조 공정상의 불안정한 조건에 의해 트랜지스터의 특정 채널 영역에 고밀도의 결함부가 증가되는 경우에도 다른 채널 영역으로 전류 이동 경로를 형성하여 전체적인 전류 흐름을 실질적으로 일정하게 유지할 수 있는 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 다중 전류 이동 경로를 갖는 채널을 구비한 트랜지스터를 채용하여 화질을 높일 수 있는 발광 표시 장치 및 그 화소를 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 기판과, 상기 기판 상에 폐루프 모양으로 형성되며, 적어도 두 개의 전류 이동 경로를 갖는 채널과 상기 채널의 양단에 접속되는 소오스 및 드레인을 구비하는 제1 반도체층과, 상기 채널에 접하여 형성되는 게이트 절연층, 및 상기 게이트 절연층을 사이에 두고 상기 채널과 마주하는 게이트를 포함하는 트랜지스터가 제공된다.
바람직하게, 상술한 트랜지스터는 상기 제1 반도체층의 안쪽에 브릿지 모양으로 추가적인 전류 이동 경로를 형성하는 제2 반도체층을 더 포함한다.
또한, 상기 제2 반도체층은 상기 소오스 및 상기 드레인을 상호 연결할 수 있다. 또한, 상기 제2 반도체층은 상기 전류 이동 경로들을 상호 연결할 수 있다. 또한, 상기 제2 반도체층은 상기 소오스 및 상기 드레인 중 적어도 어느 하나와 상기 전류 이동 경로들 중 적어도 어느 하나를 연결할 수 있다. 또한, 상기 제2 반도체층은 T자 모양으로 형성될 수 있다. 또한, 상기 제2 반도체층은 상기 소오스 및 상기 드레인과 상기 전류 이동 경로를 상호 연결할 수 있다. 또한, 상기 제2 반도체층은 십자 모양으로 형성될 수 있다.
또한, 상기 제1 및 제2 반도체층은 폴리실리콘층으로 형성된다. 또한, 상기 제1 및 제2 반도체층은 비정질 실리콘층을 결정화하는 결정화 공정에 의해 형성된다. 또한, 상기 결정화 공정은 엑시머 레이저 어닐링 공정을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 데이터 신호를 전달하는 제1 트랜지스터와, 상기 데이터 신호에 상응하는 전압을 저장하는 캐패시터와, 상기 캐패시터의 전압에 상응하여 전류를 공급하는 제2 트랜지스터, 및 상기 전류에 상응하여 발광하는 발광 소자를 포함하되, 상기 제2 트랜지스터는, 기판 상에 폐루프 모양으로 형성되며, 적어도 두 개의 전류 이동 경로를 갖는 채널과 상기 채널의 양단에 접속되는 소오스 및 드레인을 구비하는 제1 반도체층과, 상기 채널에 접하여 형성되는 게이트 절연층, 및 상기 게이트 절연층을 사이에 두고 상기 채널과 마주하는 게이트를 포함하는 발광 표시 장치의 화소가 제공된다.
바람직하게, 상술한 발광 표시 장치의 화소는 상기 제1 반도체층의 안쪽에 브릿지 모양으로 추가적인 전류 이동 경로를 형성하는 제2 반도체층을 포함한다.
본 발명의 또 다른 측면에 따르면, 주사 신호를 전달하는 복수의 주사선과, 데이터 신호를 전달하는 복수의 데이터선, 및 본 발명의 일 실시예에 따른 트랜지스터를 구비하며 상기 복수의 주사선 및 상기 복수의 데이터선에 각각 연결되는 복수의 화소를 포함하는 발광 표시 장치가 제공된다.
바람직하게, 상기 화소는 데이터 신호를 전달하는 제1 트랜지스터와, 상기 데이터 신호에 상응하는 전압을 저장하는 캐패시터와, 상기 캐패시터의 전압에 상응하여 전류를 공급하는 제2 트랜지스터, 및 상기 전류에 상응하여 발광하는 발광 소자를 포함한다. 또한, 상기 발광 소자는 유기물을 발광층으로 하는 유기 발광 소자를 포함한다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터에 대한 평면도이다. 본 실시예에서 트랜지스터(100)는 박막 트랜지스터로 형성될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 트랜지스터(100)는 제조 공정에서 채널 내에 고밀도 결함부가 발생하는 경우에도 전체적인 전류 흐름을 실질적으로 일정하게 유지할 수 있다. 이를 위해, 트랜지스터(100)는 다중 전류 이동 경로를 갖는 채널(120)과 이 채널(120)의 양단에 접속되는 소오스(116) 및 드레인(118)을 구비한 반도체층(110)을 포함한다. 또한, 트랜지스터(100)는 게이트 절연층(미도시)을 사이에 두고 채널(120)과 마주하는 게이트 전극(160)을 포함한다.
또한, 반도체층(110)은 대략 복수의 비채널 영역(150)을 가진 윈도우(window) 형상으로 형성된다. 구체적으로 반도체층(110)은 대략 사각 링 모양으로 폐루프를 형성하는 제1 반도체층(112)과, 제1 반도체층(112)의 안쪽에서 적어도 하나 이상의 브릿지(bridge)를 형성하는 제2 반도체층(114)을 포함한다. 제1 반도체층(112)은 소오스 영역(116) 및 소오스 영역(116)이 형성되어 있지 않은 반도체층(110)의 소정 영역에 형성되는 드레인 영역(118)을 포함한다. 제2 반도체층(114)은 도 1에서 볼 때 제2 반도체층(114)의 중심 영역에서 제1 반도체층(112)의 왼쪽 영역 및 오른쪽 영역과, 소오스 영역(116) 및 드레인 영역(118)을 각각 연결하는 제1, 제2, 제3 및 제4 브릿지(114a, 114b, 114c, 114d)를 구비한다.
또한, 반도체층(110)은 다중 전류 이동 경로를 갖는 채널(120)과, 채널(120)의 마주하는 양단에 접속되는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 채널(120)은 윈도우 모양의 반도체층(110)에서 소오스 영역(116) 및 드레인 영역(118)을 제외한 대부분의 영역에 형성된다. 또한, 채널(120)은 소오스 영역(116)과 드레인 영역(118) 사이에 제1 전류 이동 경로(120a), 제2 전류 이동 경로(120b), 제3 전류 이동 경로(120c), 제4 전류 이동 경로(120d), 제5 전류 이동 경로(120e), 제6 전류 이동 경로(120f) 및 이들의 조합에 의한 전류 이동 경로를 포함한다. 제1 전류 이동 경로(120a)는 도 1에서 볼 때 소오스 영역(116)에서 제1 반도체층(112)의 왼쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제2 전류 이동 경로(120b)는 소오스 영역(116)에서 제1 반도체층(112)의 오른쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제3 전류 이동 경로(120c)는 소오스 영역(116)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내며, 제4 전류 이동 경로(120d)는 제1 전류 이동 경로(120a) 상의 중간 영역(제1 반도체층의 왼쪽 영역)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내며, 제5 전류 이동 경로(120e)는 제2 전류 이동 경로(120b) 상의 중간 영역(제1 반도체층의 오른쪽 영역)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내고, 제6 전류 이동 경로(120f)는 제2 반도체층(114)의 중심 영역에서 드레인 영역(118)에 이르는 전류 이동 경로를 나타낸다.
상술한 반도체층(110)은 게이트 전극(160)에 전압이 인가될 때 소오스(116)과 드레인(118) 사이에서 전류 이동 경로(120a, 120b, 120c, 120d, 120e, 120f)를 형성한다. 소오스(116)는 제1 콘택(132)을 통해 소오스 전극(130)에 접속되고, 드 레인(118)은 제2 콘택(142)을 통해 드레인 전극(140)에 접속된다. 또한, 반도체층(110)은 비정질 실리콘(amorphous silicon)을 폴리 실리콘(poly silicon, 이하 다결정 실리콘이라 한다)으로 결정화하는 공정을 통해 형성된다. 이러한 반도체층(110)은 트랜지스터의 전기적인 특성을 결정짓는 중요한 요소 중의 하나이다.
소오스 전극(130) 및 드레인 전극(140)은 제1 콘택홀(132) 및 제2 콘택홀(142)을 통해 반도체층(110)의 소오스 영역(116) 및 드레인 영역(118)에 각각 접속된다. 상술한 소오스(116)와 소오스 전극(130) 및 드레인(118)과 드레인 전극(140)은 트랜지스터의 타입에 따라 그 위치가 결정될 수 있다.
게이트 전극(160)은 소정의 절연층을 사이에 두고 채널(120)과 마주하도록 형성된다. 이러한 게이트 전극(160)은 반도체층(110)에서 채널(120)이 형성되는 영역과 유사한 크기 및 모양으로 형성되거나 또는 채널(120)이 형성되는 영역을 포함하는 크기 및 모양으로 형성될 수 있다.
한편, 상술한 설명에서는 반도체층(110)의 제2 반도체층(114)이 하나의 십자형 브릿지를 형성하도록 설명하였다. 하지만, 본 발명의 일 실시예에 따른 반도체층(110)의 제2 반도체층(114)은 다양한 모양과 형태로 형성될 수 있다. 또한, 제2 반도체층(114)은 가로 방향 및/또는 세로 방향에서 두 개 이상의 십자형 브릿지를 갖도록 형성될 수 있다. 이러한 구성은 트랜지스터의 크기에 따라 적절하게 선택될 수 있다.
도 2는 본 발명의 일 실시예에 따른 트랜지스터에 고밀도의 결함부가 생성된 경우를 설명하기 위한 평면도이다.
도 2를 참조하면, 트랜지스터(100)는 박막 트랜지스터로 형성된다. 또한, 트랜지스터(100)는 다결정 실리콘으로 형성되는 반도체층(110)을 구비한다. 그것은 다결정 실리콘이 비정질 실리콘에 비해 표면 결함이 매무 작기 때문에 트랜지스터의 동작 속도가 약 100~200배 정도 빠르기 때문이다.
상술한 반도체층(110)은 엑시머 레이저 어닐링(eximer laser anneling, ELA) 공정을 통해 결정화된다. 이때, ELA 공정에서 레이저 빔의 진행 방향은 반도체층의 좌우 방향으로 향하는 가로 방향 이외에 상하 방향으로 향하는 세로 방향으로 설정될 수 있다.
한편, 반도체층(110)의 결정성은 ELA의 레이저 빔의 펄스투펄스 안정성(pulse to pulse stability)에 많은 영향을 받는다. 다시 말해서, 레이저 어닐링 공정을 통해 다결정 실리콘을 결정화하는 공정에서는 기본적으로 레이저 빔의 진행 방향(제1 방향 또는 제2 방향) 및 라인 형태의 레이저 빔 내의 불균일한 에너지 분포로 인하여 패널 내에 형성되는 복수의 다결정 실리콘으로 형성된 박막 트랜지스터(poly-TFT)의 특성에 불균일도가 발생된다. 또한, 다중 모드의 레이저 빔을 이용하는 엑시머 레이저 어닐링(ELA) 공정에서, 결정화 공정의 중간에 예기치 않은 빔 에너지 밀도의 변동이 발생하면, 트랜지스터(100)는 빔 에너지 밀도의 변동이 발생된 부위에서 반도체층(110)의 결정성에 손상을 받게 된다. 따라서, 본 발명의 일 실시예에 따른 구동 트랜지스터(100)는, 종래의 일반적인 poly-TFT와 유사하게, 다결정 실리콘을 결정화하는 공정상의 변동에 의해 결정성에 손상을 입은 부위를 포 함할 수 있다.
예를 들면, 도 2에 도시한 바와 같이, 트랜지스터(100)의 반도체층을 결정화하는 공정에서, 채널(120) 내의 특정 부위에 고밀도 결함부(220, 230)가 발생될 수 있고, 이러한 경우 고밀도 결함부(220, 230)는 채널(120) 내의 전류 흐름을 방해한다.
하지만, 본 발명의 일 실시예에 따른 트랜지스터(100)는, 도 2에서와 같이 채널(120) 내의 제4 전류 이동 경로(120d) 상에 제1 고밀도 결함부(220)가 형성되는 경우 및/또는 제3 전류 이동 경로(120C) 상에 제2 고밀도 결함부(230)가 형성되는 경우에도, 제1 전류 이동 경로(120a), 제2 전류 이동 경로(120b), 제5 전류 이동 경로(120e) 및 이들의 조합에 의한 전류 이동 경로를 통해 트랜지스터의 전체적인 전류 흐름을 일정하게 유지한다.
이와 같이, 본 발명의 일 실시예에 따른 트랜지스터(100)는 제조 공정의 불균일성에 의해 채널 내의 특정 부위에 고밀도의 결함부가 발생되는 경우에도 다른 채널 부위로 전류 이동 경로를 형성하여 트랜지스터의 전체적인 전류 흐름을 일정하게 유지하고, 그것에 의해 패널 내의 트랜지스터의 균일성을 높인다. 따라서, 본 발명에 따른 트랜지스터를 발광 표시 장치에 채용하면, 발광 표시 장치의 화질을 높일 수 있다.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 취한 트랜지스터의 단면도이다. 도 3을 참조하여 본 발명의 일 실시예에 따른 트랜지스터(100)의 제조 과정에 대해 설명하면 다음과 같다.
먼저, 유리 기판 또는 절연성 투명 기판(102) 위에 버퍼층(103)을 형성한다. 예를 들면, 버퍼층(103)은 3000Å 정도의 두께로 실리콘 산화막으로 형성된다. 다음, 버퍼층(103) 위에 비정질 실리콘을 형성한다. 예를 들면, 비정질 실리콘은 PECVD(plasma enhanced chemical vapor deposition) 방식으로 증착되고 탈수소 처리된다. 또한 비정질 실리콘은 레이저 스캐닝 공정을 통해 다결정화된다. 레이저 스캐닝에서 적용되는 레이저 빔(beam)은 예를 들어 장방향 200~250㎜, 단방향 0.25~1.5㎜ 내외의 직사각형 단면을 갖는다. 또한, 대면적의 패널인 경우, 레이저 빔은 비정질 실리콘의 다결정화를 위해 겹쳐서 조사된다. 그것은 대면적 비정질 실리콘을 다결정화하는 과정에서 레이저 빔 조사 영역 간에 에너지 편차를 최소화할 수 있기 때문이다.
한편, 비정질 실리콘을 이용하여 다결정 실리콘을 형성하는 방법은 PEDVD 방식 외에 LPCVD(low pressure chemical vapor deposition) 방식을 통해 순수 비정질 실리콘(intrinsic amorphous silicon)을 500Å 정도의 두께로 증착한 다음 결정화하는 방법으로 구현될 수 있다.
다음, 소정 패턴의 감광막 마스크를 이용한 식각 공정을 통해 반도체층(110)을 윈도우 모양(도 1 참조)으로 패터닝한다.
다음, 패터닝된 반도체층(110)의 상부 전면에 게이트 절연막(104)을 형성한다. 그리고, 게이트 절연막(104)의 상부에 게이트 전극(160)을 형성한다. 이때, 게이트 전극(160)은 반도체층(110)의 채널(120)과 마주하도록 형성된다. 여기서, 게 이트 전극(160)은 트랜지스터(100)의 게이트를 포함한다.
다음, 트랜지스터(100)의 게이트를 마스크로 이용하여 패터닝된 반도체층(110)의 소정 영역에 불순물 이온을 주입한다. 여기서, 불순물 이온이 주입된 소정 영역은 소오스 영역(116) 및 드레인 영역(118)으로 형성된다. 그리고, 주입되는 불순물 이온은 트랜지스터의 타입에 따라 결정된다. 예를 들면, n형 박막 트랜지스터의 경우에는 인(P)를 주입하고, p형 박막 트랜지스터의 경우에는 붕소(B)가 주입된다.
한편, 상술한 소오스 영역(116) 및 드레인 영역(118)은 게이트를 마스크로 이용하여 불순물 이온을 저농도로 1차 주입하고, 그것에 의해 저농도의 소오스 영역 및 드레인 영역을 형성한 후, 게이트와 게이트로부터 저농도의 소오스 영역 및 드레인 영역의 일정한 거리까지를 감광막(photoresist)으로 덮고 불순물 이온을 고농도로 2차 주입하고, 그것에 의해 고농도의 소오스 영역 및 드레인 영역을 형성하는 LDD(lightly doped drain) 구조로 구현될 수 있다.
다음, 게이트 전극(160)을 포함한 상기 구조의 상부에 층간 절연막(105)을 형성한다. 그리고 게이트 전극(160)이 형성되어 있지 않으며 소오스 영역(116)과 드레인 영역(118)과 마주하는 층간 절연막(105)의 소정 영역에 제1 콘택홀 및 제2 콘택홀를 각각 형성한다. 제1 콘택홀 및 제2 콘택홀은 각각 복수개로 형성될 수 있다.
다음, 게이트 전극(160)을 덮지 않고 게이트 전극(160)과 소정 간격이 형성되도록 층간 절연막(104) 위에 금속층을 형성한 다음 패터닝하여, 소오스 전극 (130) 및 드레인 전극(140)을 형성한다. 이때, 소오스 전극(130)은 제1 콘택홀에 의해 형성되는 제1 콘택(132)을 통해 소오스 영역(116)에 전기적으로 접속되고, 드레인 전극(140)은 제2 콘택홀에 의해 형성되는 제2 콘택(142)을 통해 드레인 영역(118)에 전기적으로 접속된다.
한편, 상술한 구조의 상부에는 필요에 따라 트랜지스터(100)를 보호하기 위한 패시베이션막 또는 보호막(106)이 추가적으로 형성될 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 트랜지스터의 변형예를 나타낸 평면도들이다.
도 4a를 참조하면, 트랜지스터(100a)는 다중 전류 이동 경로를 가진 채널(120)과, 이 채널(120)의 양단에 접속되는 소오스(116) 및 드레인(118)을 구비한 반도체층(112)을 포함한다. 또한, 트랜지스터(110a)는 절연층(미도시)을 사이에 두고 채널(120)과 마주하는 게이트 전극(160)을 포함한다.
반도체층(112)은 하나의 비채널 영역(150)을 가진 윈도우(window) 형상으로 형성된다. 비채널 영역(150)은 채널(120) 안쪽에 형성되며 전류 이동 경로를 갖지 않는 영역을 나타낸다. 구체적으로 반도체층(110)은 대략 사각 링 모양으로 폐루프를 형성된다. 반도체층(112)은 소오스 영역(116) 및 드레인 영역(118)을 포함한다.
또한, 반도체층(112)은 다중 전류 이동 경로를 갖는 채널(120)과, 채널(120)의 마주하는 양단에 접속되는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 채널(120)은 반도체층(112)에서 소오스 영역(116) 및 드레인 영역(118)을 제외한 영역에 형성된다. 또한, 채널(120)은 소오스 영역(116)과 드레인 영역(118) 사이에 제1 전류 이동 경로(120a) 및 제2 전류 이동 경로(120b)를 형성한다. 제1 전류 이동 경로(120a)는 도 4a에서 볼 때 소오스 영역(116)에서 반도체층(112)의 왼쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제2 전류 이동 경로(120b)는 소오스 영역(116)에서 반도체층(112)의 오른쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타낸다.
상술한 구성에 의해, 트랜지스터(110a)는, 제1 및 제2 전류 이동 경로(120a, 120b) 중 어느 하나의 전류 이동 경로에 고밀도의 결함부가 발생하는 경우에도, 나머지 다른 하나의 전류 이동 경로를 통해 전류 흐름을 실질적으로 일정하게 유지할 수 있다.
본 실시예에 따른 트랜지스터(110a)는 앞서 설명한 트랜지스터(100)에서의 제1 반도체층(112)의 안쪽에서 브릿지 모양으로 형성되는 제2 반도체층(114)을 포함하지 않는다. 하지만, 본 실시예에 따른 트랜지스터(110a)는 본 발명의 기본적인 기술적 사상에 따른 것으로서, 폐루프 모양으로 형성되며 다중 전류 이동 경로를 구비하는 채널과, 절연층을 사이에 두고 상기 채널과 마주하는 아령 모양의 게이트 전극을 포함하는 것을 특징으로 한다.
도 4b를 참조하면, 트랜지스터(100b)는 다중 전류 이동 경로를 가진 채널(120)과, 이 채널(120)의 양단에 접속되는 소오스(116) 및 드레인(118)을 구비한 반도체층(110)을 포함한다. 또한, 트랜지스터(110b)는 절연층(미도시)을 사이에 두 고 채널(120)과 마주하는 게이트 전극(160)을 포함한다.
반도체층(110)은 두 개의 비채널 영역(150)을 가진 윈도우(window) 형상으로 형성된다. 구체적으로 반도체층(110)은 대략 사각 링 모양으로 폐루프를 형성하는 제1 반도체층(112)과, 제1 반도체층(112)의 안쪽에서 브릿지 모양으로 형성되는 제2 반도체층(114)을 포함한다. 여기서, 제1 반도체층(112)은 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 그리고, 제2 반도체층(114)은 소오스 영역(116)과 드레인 영역(118)을 브릿지 모양으로 연결한다.
또한, 반도체층(110)은 다중 전류 이동 경로를 갖는 채널(120)과, 채널(120)의 마주하는 양단에 접속되는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 채널(120)은 제1 반도체층(112) 및 제2 반도체층(114)에서 소오스 영역(116) 및 드레인 영역(118)을 제외한 영역에 형성된다. 또한, 채널(120)은 소오스 영역(116)과 드레인 영역(118) 사이에 제1 전류 이동 경로(120a), 제2 전류 이동 경로(120b) 및 제3 전류 이동 경로(120c)를 포함한다. 제1 전류 이동 경로(120a)는 도 4b에서 볼 때 소오스 영역(116)에서 제1 반도체층(112)의 왼쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제2 전류 이동 경로(120b)는 소오스 영역(116)에서 제1 반도체층(112)의 오른쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내고, 제3 전류 이동 경로(120c)는 제2 반도체층(114)을 통해 소오스 영역(116)에서 드레인 영역(118)을 직접 연결하는 전류 이동 경로를 나타낸다.
한편, 제3 전류 이동 경로(120c)는 제1 전류 이동 경로(120a) 상의 중간 영 역(제1 반도체층의 왼쪽 영역)에서 제2 전류 이동 경로(120b) 상의 중간 영역(제1 반도체층의 오른쪽 영역)을 연결하는 전류 이동 경로로 구현될 수 있다.
다른 한편으로, 제3 전류 이동 경로(120c)는 도 4c에 도시한 바와 같이 복수의 평행한 브릿지를 형성하도록 구현될 수 있다. 이러한 경우, 반도체층(110)은 폐루프 모양의 제1 반도체층(112)과, 제1 브릿지(114a) 및 제2 브릿지(114b)를 가진 제2 반도체층(114)를 구비하며, 이들 제1 및 제2 반도체층(112, 114)에 의해 제1 내지 제4 전류 이동 경로(120a, 120b, 120c, 120d)를 구비한다.
상술한 구성에 의해, 트랜지스터(110b, 110c)는 채널 내의 특정 부위에 고밀고의 결함부가 발생되는 경우에도, 채널 내의 다른 부위를 통해 전류 이동 경로를 형성함으로써 전체적인 전류 흐름을 실질적으로 일정하게 유지할 수 있다.
도 4d를 참조하면, 트랜지스터(100d)는 다중 전류 이동 경로를 가진 채널(120)과, 이 채널(120)의 양단에 접속되는 소오스(116) 및 드레인(118)을 구비한 반도체층(110)을 포함한다. 또한, 트랜지스터(110d)는 절연층(미도시)을 사이에 두고 채널(120)과 마주하는 게이트 전극(160)을 포함한다.
반도체층(110)은 세 개의 비채널 영역(150)을 가진 윈도우(window) 형상으로 형성된다. 구체적으로 반도체층(110)은 대략 사각 링 모양으로 폐루프를 형성하는 제1 반도체층(112)과, 제1 반도체층(112)의 안쪽에서 T자 모양 또는 Y자 모양의 브릿지를 형성하는 제2 반도체층(114)을 포함한다. 제1 반도체층(112)는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 제2 반도체층(114)은 드레인 영역(118)에 직접 연결된다.
또한, 반도체층(110)은 다중 전류 이동 경로를 갖는 채널(120)과, 채널(120)의 양단에 접속되는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 채널(120)은 윈도우 모양의 반도체층(110)에서 소오스 영역(116) 및 드레인 영역(118)을 제외한 대부분의 영역에 형성된다. 또한, 채널(120)은 소오스 영역(116)과 드레인 영역(118) 사이에 제1 전류 이동 경로(120a), 제2 전류 이동 경로(120b), 제3 전류 이동 경로(120c), 제4 전류 이동 경로(120d), 제5 전류 이동 경로(120e) 및 이들의 조합에 의한 전류 이동 경로를 포함한다. 제1 전류 이동 경로(120a)는 도 4d에서 볼 때 소오스 영역(116)에서 제1 반도체층(112)의 왼쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제2 전류 이동 경로(120b)는 소오스 영역(116)에서 제1 반도체층(112)의 오른쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제3 전류 이동 경로(120c)는 제1 전류 이동 경로(120a) 상의 중간 영역에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내며, 제4 전류 이동 경로(120d)는 제2 전류 이동 경로(120b) 상의 중간 영역에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내고, 제5 전류 이동 경로(120e)는 제2 반도체층(114)의 중심 영역에서 드레인 영역(118)에 이르는 전류 이동 경로를 나타낸다. 한편, 제5 전류 이동 경로(120e)는 소오스 영역(116)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로로 구현될 수 있다.
상술한 구성에 의해, 트랜지스터(110d)는, 제1 내지 제5 전류 이동 경로 (120a, 120b, 120c, 120d, 120e) 중 어느 하나, 둘, 셋 또는 네 개의 전류 이동 경로에 고밀도의 결함부가 발생하는 경우에도, 나머지 넷, 셋, 둘 또는 하나의 전류 이동 경로를 통해 전류 흐름을 일정하게 유지할 수 있다.
한편, 제2 반도체층(114)은 드레인 영역(118)과 제1 및 제2 전류 이동 경로들(120a, 120b)을 연결하는 구성 이외에, 소오스 영역(116)과 제1 및 제2 전류 이동 경로들(120a, 120b)을 연결하거나, 소오스 영역(116) 및 드레인 영역(118)과 제1 및 제2 전류 이동 경로(120a, 120b) 중 어느 하나를 연결하는 구성을 갖도록 구현될 수 있다.
도 4e를 참조하면, 트랜지스터(100e)는 다중 전류 이동 경로를 가진 채널(120)과, 이 채널(120)의 양단에 접속되는 소오스(116) 및 드레인(118)을 구비한 반도체층(110)을 포함한다. 또한, 트랜지스터(110e)는 절연층(미도시)을 사이에 두고 채널(120)과 마주하는 게이트 전극(160)을 포함한다.
반도체층(110)은 다섯 개의 비채널 영역(150)을 가진 윈도우(window) 형상으로 형성된다. 구체적으로 반도체층(110)은 대략 사각 링 모양으로 폐루프를 형성하는 제1 반도체층(112)과, 제1 반도체층(112)의 안쪽에서 복수의 교차부를 가진 브릿지를 형성하는 제2 반도체층(114)을 포함한다. 제1 반도체층(112)은 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 제2 반도체층(114)은 도 4e에서 볼 때 제2 반도체층(114)의 중심 영역에서 제1 반도체층(112)의 왼쪽 영역 및 오른쪽 영역과, 소오스 영역(116) 및 드레인 영역(118)을 각각 연결하는 제1, 제2, 제3, 제4 및 제 5 브릿지(114a, 114b, 114c, 114d, 114e)를 구비한다.
또한, 반도체층(110)은 다중 전류 이동 경로를 갖는 채널(120)과, 채널(120)의 마주하는 양단에 접속되는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 채널(120)은 윈도우 모양의 반도체층(110)에서 소오스 영역(116) 및 드레인 영역(118)을 제외한 영역에 형성된다. 또한, 채널(120)은 소오스 영역(116)과 드레인 영역(118) 사이에 제1 전류 이동 경로(120a), 제2 전류 이동 경로(120b), 제3 전류 이동 경로(120c), 제4 전류 이동 경로(120d), 제5 전류 이동 경로(120e), 제6 전류 이동 경로(120f), 제7 전류 이동 경로(120g) 및 이들의 조합에 의한 전류 이동 경로를 포함한다. 제1 전류 이동 경로(120a)는 도 4f에서 볼 때 소오스 영역(116)에서 제1 반도체층(112)의 왼쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제2 전류 이동 경로(120b)는 소오스 영역(116)에서 제1 반도체층(112)의 오른쪽 영역을 통해 드레인 영역(118)에 이르는 전류 이동 경로를 나타내며, 제3 전류 이동 경로(120c)는 소오스 영역(116)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내며, 제4 전류 이동 경로(120d)는 제1 전류 이동 경로(120a) 상의 중간 영역(제1 반도체층의 왼쪽 영역)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내며, 제5 전류 이동 경로(120e)는 제2 전류 이동 경로(120b) 상의 중간 영역(제1 반도체층의 오른쪽 영역)에서 제2 반도체층(114)의 중심 영역에 이르는 전류 이동 경로를 나타내고, 제6 및 제7 전류 이동 경로(120f, 120g)는 제2 반도체층(114)의 중심 영역에서 드레인 영역(118)으로 연장되는 대략 평행한 전류 이동 경로를 나타낸다.
한편, 제3 전류 이동 경로(120c)는 도 4f에 도시한 바와 같이 제6 및 제7 전류 이동 경로(120f, 120g)와 유사하게 소오스 영역(116)과 제2 반도체층(114)의 중간 영역을 각각 연결하는 두 개의 브릿지 상의 전류 이동 경로로 형성될 수 있다. 이러한 경우, 트랜지스터(110f)는 제2 반도체층(114) 내에 제1 내지 제7 브릿지(114a, 114b, 114c, 114d, 114e, 114f, 114g)를 구비하며, 제1 및 제2 반도체층(112, 114) 내에 제1 내지 제9 전류 이동 경로(120a 내지 120g)와 이들의 조합에 의한 다중 전류 이동 경로를 갖는다.
상술한 구성에 의해, 트랜지스터(110e, 110f)는 채널 내의 특정 부위에 고밀도의 결함부가 발생하는 경우에도, 채널 내의 다른 부위에 전류 이동 경로를 형성함으로써, 전체적인 전류 흐름을 실질적으로 일정하게 유지할 수 있다.
도 4g를 참조하면, 트랜지스터(100g)는 다중 전류 이동 경로를 가진 채널(120)과, 이 채널(120)의 양단에 접속되는 소오스(116) 및 드레인(118)을 구비한 반도체층(110)을 포함한다. 또한, 트랜지스터(110h)는 절연층(미도시)을 사이에 두고 채널(120)과 마주하는 게이트 전극(160)을 포함한다.
반도체층(110)은 네 개의 비채널 영역(150)을 가진 윈도우(window) 형상으로 형성된다. 구체적으로 반도체층(110)은 대략 사각 링 모양으로 폐루프를 형성하는 제1 반도체층(112)과, 제1 반도체층(112)의 안쪽에서 기울어진 십자형 또는 X자 모양의 브릿지(bridge)를 형성하는 제2 반도체층(114)을 포함한다. 제1 반도체층(112)은 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 제2 반도체층(114)은 도 4g에서 볼 때 제2 반도체층(114)의 중심 영역에서 제1 반도체층(112)의 소오스측 제1 왼쪽 영역 및 드레인측 제2 왼쪽 영역과, 제1 반도체층(112)의 소오스측 제1 오른쪽 영역 및 드레인측 제2 오른쪽 영역을 각각 연결하는 제1, 제2, 제3 및 제4 브릿지(114a, 114b, 114c, 114d)를 구비한다.
또한, 반도체층(110)은 다중 전류 이동 경로를 갖는 채널(120)과, 채널(120)의 마주하는 양단에 접속되는 소오스 영역(116) 및 드레인 영역(118)을 포함한다. 채널(120)은 윈도우 모양의 반도체층(110)에서 소오스 영역(116) 및 드레인 영역(118)을 제외한 영역에 형성된다. 또한, 채널(120)은 소오스 영역(116)과 드레인 영역(118) 사이에 제1 전류 이동 경로(120a), 제2 전류 이동 경로(120b), 제3 전류 이동 경로(120c), 제4 전류 이동 경로(120d), 제5 전류 이동 경로(120e), 제6 전류 이동 경로(120f) 및 이들의 조합에 의한 전류 이동 경로를 포함한다. 제1 전류 이동 경로(120a)는 도 4g에서 볼 때 소오스 영역(116)과 제1 반도체층(112)의 왼쪽 영역을 통해 드레인 영역(118)을 연결하는 전류 이동 경로를 나타내며, 제2 전류 이동 경로(120b)는 소오스 영역(116)과 제1 반도체층(112)의 오른쪽 영역을 통해 드레인 영역(118)을 연결하는 전류 이동 경로를 나타내며, 제3 전류 이동 경로(120c)는 소오스 영역(116)에 인접한 제1 왼쪽 영역과 제2 반도체층(114)의 중심 영역을 연결하는 전류 이동 경로를 나타내며, 제4 전류 이동 경로(120d)는 제2 반도체층(114)의 중심 영역과 드레인 영역(118)에 인접한 제2 왼쪽 영역을 연결하는 전류 이동 경로를 나타내며, 제5 전류 이동 경로(120e)는 소오스 영역(116)에 인접한 제1 오른쪽 영역과 제2 반도체층(114)의 중심 영역을 연결하는 전류 이동 경로 를 나타내고, 제6 전류 이동 경로(120f)는 제2 반도체층(114)의 중심 영역과 드레인 영역(118)에 인접한 제2 오른쪽 영역을 연결하는 전류 이동 경로를 나타낸다.
상술한 구성에 의해, 트랜지스터(110f)는 채널 내의 특정 부위에 고밀도의 결함부가 발생하는 경우에도, 채널 내의 다른 부위에 전류 이동 경로를 형성함으로써, 전체적인 전류 흐름을 실질적으로 일정하게 유지할 수 있다.
한편, 상술한 실시예에서는 코플래너 구조 또는 상부 게이트 구조의 트랜지스터에 대하여 설명하였다. 하지만, 본 발명은 그러한 구성으로 한정되지 않고 스태거드 구조나 하부 게이트 구조 등의 다른 구조에도 적용할 수 있다. 예를 들면, 본 발명은 링 모양의 제1 반도체층 및/또는 링 모양의 제1 반도체층 안쪽에서 브릿지 모양으로 형성되는 제2 반도체층을 구비하며 상기 제1 반도체층 및/또는 제2 반도체층을 통해 다중 전류 이동 경로를 형성할 수 있는 채널을 포함하는 다양한 구조의 박막 트랜지스터에 용이하게 적용가능하다.
도 5는 본 발명의 일 실시예에 따른 트랜지스터를 채용한 발광 표시 장치의 화소에 대한 레이아웃 도면이다. 도 6은 도 5의 화소에 대한 등가 회로도이다.
도 5 및 도 6을 참조하면, 화소(300)는 발광 표시 장치에서 화상을 표시하기 위한 기본적인 구성요소를 나타내며, 발광 소자(electroluminescent device, EL, 370)와 이 발광 소자(370)를 제어하기 위한 화소 회로(390)를 포함한다. 또한 화소(300)는 제1 전원전압(Vdd)을 전달하는 제1 전원선(330) 및 제2 전원전압(VSS)을 전달하는 전원선(미도시)에 접속되며, 주사선(Sn, 310)을 통해 전달되는 주사 신호 와 데이터선(Dm, 320)을 통해 전달되는 데이터 신호에 따라 소정 색 및 소정 레벨로 빛을 낸다. 이를 위해, 화소(300)는 제1 트랜지스터(M1, 340), 캐패시터(C, 350), 제2 트랜지스터(M2, 360) 및 발광 소자(EL, 380)를 포함한다.
제1 및 제2 트랜지스터(340, 360)는 박막 트랜지스터로 구현될 수 있으며, 각각 게이트, 소오스 및 드레인을 가진다. 캐패시터(350)는 제1 전극 및 제2 전극을 가진다.
제1 트랜지스터(340)는 주사선(310)에 접속되는 게이트, 제1 콘택홀(342)을 통해 데이터선(320)에 접속되는 소오스, 그리고 제2 콘택홀(344)을 통해 캐패시터(350)의 제1 전극(352)에 접속되는 드레인을 구비한다. 제1 트랜지스터(340)는 주사선(310)에 인가되는 주사 신호에 따라 데이터선(320)에 인가되는 데이터 신호를 샘플링(sampling)한다.
캐패시터(350)는 제1 트랜지스터(340)의 드레인에 연결되고 제2 트랜지스터(360)의 게이트에 연결되는 제1 전극(352)과, 제3 콘택홀(356)를 통해 제1 전원선(330)에 연결되며 제2 트랜지스터(360)의 반도체층(미도시)과 함께 패터닝되는 제2 전극(354)을 구비한다.
또한, 캐패시터(350)는 제1 트랜지스터(340)의 온 기간 동안에 데이터선(320)을 통해 전달되는 데이터 신호에 상응하여 소정의 전압을 저장하고, 제1 트랜지스터(340)의 오프 기간 동안에 제2 트랜지스터(360)의 게이트 및 소오스 간의 전압을 저장된 전압으로 유지한다.
제2 트랜지스터(360)는 본 발명의 일 실시예에 따른 트랜지스터로 구현된다. 따라서, 제2 트랜지스터(360)는 반도체층의 결정화 공정에서 채널 내의 특정 부위에 고밀도의 결함부가 생성되는 경우에도 채널 내의 다른 부위를 통해 전류 이동 경로를 형성함으로써, 전체적인 전류 흐름을 일정하게 유지할 수 있다. 이것은 본 발명에 따른 화소 내의 트랜지스터가 높은 균일성을 갖는다는 것을 나타낸다.
예를 들면, 제2 트랜지스터(360)는 도 5에 도시한 바와 같이 네 개의 비채널 영역(368)을 가진 윈도우 모양으로 형성되는 반도체층을 포함한다. 반도체층은 폐루프 모양으로 형성되는 제1 반도체층과 제1 반도체층의 안쪽에 브릿지 모양으로 형성되는 제2 반도체층을 포함한다. 또한, 반도체층은 제1 반도체층 내에서 채널(366)의 양단에 접속되는 소오스(362) 및 드레인(364)을 포함한다. 소오스(362)는 제4 콘택홀(372)을 통해 소오스 전극(370) 또는 제1 전원선(330)에 연결되고, 드레인(364)은 제5 콘택홀(376)을 통해 드레인 전극(374)에 연결된다.
또한, 제2 트랜지스터(360)는 채널(366)과 소정의 절연층을 사이에 두고 마주하는 게이트(378)를 구비한다. 게이트(378)는 캐패시터(350)의 제1 전극(352)에 접속된다. 이러한 구성에 의해, 제2 트랜지스터(360)는 캐패시터(350)의 제1 전극(352)과 제2 전극(354)에 각각 연결된 게이트(378) 및 소오스(362) 간의 전압에 의해 소정의 전류를 발광 소자(380)에 공급한다.
발광 소자(380)는 유기 박막(386)과, 이 유기 박막(386)의 양면에 형성되는 제1 전극(382) 및 제2 전극(미도시)를 포함한다. 여기서, 제1 전극(382)은 애노드 전극을 나타내고, 제2 전극은 캐소드 전극을 나타낸다. 제1 전극(382)은 제6 콘택홀(384)을 통해 제2 트랜지스터(360)의 드레인 전극(374)에 연결된다. 그리고, 제2 전극은 ITO(Indium Tin Oxide) 등으로 이루어진 전극으로 통해 다른 발광 소자의 캐소드 전극과 공통 접속될 수 있다.
상술한 유기 박막(386)은 애노드 전극(382)과 캐소드 전극으로부터 전자와 전공의 주입 특성을 향상시키기 위해 유기물로 이루어지는 발광층(emitting layer)의 양측에 정공 주입층(hole injecting layer) 및 전자 주입층(electron injecting layer)을 포함하는 다층 구조로 형성될 수 있다. 또한, 유기 박막(386)은 발광 소자의 발광 특성을 향상시키기 위해 전자 수송층(electron transporting layer), 정공 수송층(hole transporting layer), 정공 저지층(hole blocking layer) 등을 선택적으로 포함할 수 있다.
이와 같이, 상술한 본 발명의 발광 표시 장치의 화소는, 결정화 공정 중에 트랜지스터(360)의 채널 상의 특정 부위에 고밀도의 결함부가 형성되는 경우에도 채널의 다른 부위로 전류 이동 경로를 형성함으로써 전체적인 전류 흐름을 일정하게 유지할 수 있다. 따라서, 본 발명에 따른 화소를 이용하면, 패널 내의 구동 트랜지스터의 특성 균일도를 크게 향상시킬 수 있다.
한편, 상술한 실시예에서는 화소 내의 트랜지스터를 P형 트랜지스터로 형성하여 설명하였다. 하지만, 본 발명은 그러한 구성으로 한정되지 않고, 화소 내의 트랜지스터가 n형 트랜지스터로 구현될 수 있다.
또한, 상술한 실시예에서는 화소 내에 하나의 스위칭 트랜지스터(제1 트랜지스터)와 하나의 구동 트랜지스터(제2 트랜지스터)를 포함한 경우에 대하여 설명하였다. 하지만, 본 발명은 그러한 구성으로 한정되지 않는다. 예를 들면, 본 발명에 따른 화소는 적어도 두 개의 구동 트랜지스터 및/또는 적어도 두 개의 스위칭 트랜지스터를 포함할 수 있다. 또한, 본 발명에 따른 화소는 하나의 구동 트랜지스터에 연결된 적어도 두 개의 발광 소자를 포함하도록 이루어질 수 있다. 또한, 본 발명에 따른 화소는 두 개의 발광 소자가 한 수평 주기 동안에 순차적으로 구동되는 순차 구동 방식으로 구동될 수 있다. 이때, 적어도 두 개의 발광 소자는 서로 다른 색을 표시할 수 있다. 더욱이, 본 발명에 따른 화소는 앞서 설명한 기본적인 전압 프로그래밍 구조의 화소 회로뿐만 아니라 다른 전압 프로그래밍 구조의 화소 회로나 전류 프로그래밍 구조의 화소 회로를 포함할 수 있다. 전류 프로그래밍 구조의 화소 회로에 대하여는 도 8을 참조하여 후술한다.
도 7은 도 5의 Ⅶ-Ⅶ선을 따라 취한 화소의 단면도이다. 도 7을 참조하여 본 발명의 일 실시예에 따른 트랜지스터를 구비한 화소의 단면 구조를 설명하면 다음과 같다.
먼저 절연성 투명 기판(502) 상에 질화막 또는 산화막으로 형성된 버퍼층(504)을 형성한다. 버퍼층(504)은 금속 이온 등의 불순물이 반도체층, 특히 채널 내부로 확산되는 것을 방지하기 위한 것이다. 이러한 버퍼층(504)은 화학 기상 증착(chemical vapor deposition: CVD) 등의 방법으로 형성될 수 있다.
다음, 버퍼층(504)이 형성된 기판(502) 상에 비정질 실리콘층을 도포하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘 층을 소정 의 방법으로 결정화하여 반도체층(506)을 형성한다. 반도체층(506)은 채널과 채널 양단에 접속되는 소오스 및 드레인 영역을 가진 제1 및 제2 반도체층(506a)과, 캐패시터(350)의 일전극으로 형성되는 제3 반도체층(506b)을 포함한다.
이러한 반도체층(506)은 고상결정화(solid phase crystallization: SPC)법, 엑시머 레이저 결정화(excimer laser crystallization: ELC/excimer laser anneal: ELA)법, 연속측면 고상화(sequential lateral solidification: SLS)법, 금속 유도 결정화(metal induced crystallization: MIC)법, 금속 유도 측면 결정화(metal induced lateral crystallization: MILC)법 등의 결정화 방법 중 어느 하나의 방법을 통해 결정화된다.
또한, 반도체층(506)은 물리적, 화학적인 반응을 이용하여 반도체층(506) 상에 형성된 감광막(미도시)을 통해 소정 패턴대로 패터닝된다. 이때, 제1 및 제2 반도체층(506a)은 윈도우 모양(도 1 또는 도 5 참조)으로 패터닝되며, 이와 함께 캐패시터(350)의 일전극을 형성하는 제3 반도체층(506b)도 패터닝된다.
이어서, 반도체층(506)이 형성된 기판(502) 상에 게이트 절연막(508)을 형성하고, 게이트 절연막(508) 위에 알루미늄 등의 게이트 전극 물질(510)을 증착한 후 패터닝하여 게이트 전극(510a)을 형성한다. 이때, 커패시터(350)의 타전극(510b)도 게이트 전극(510a)과 함께 패터닝된다. 그 후, 게이트 전극(510a)을 마스크로 이용하여 제1 및 제2 반도체층(506a)의 소정 영역에 불순물 이온을 주입한다. 이때, 제1 및 제2 반도체층(506a)의 소정 영역은 소오스 및 드레인 영역으로 형성된다.
다음, 상기 구조 상에 층간 절연막(512)을 형성하고, 층간 절연막(512)에 소 오스 및 드레인 영역을 각각 노출시키는 제1 및 제2 콘택홀(512a, 512b)을 형성한다. 그 후, 금속층(514)을 전면 증착하고 패터닝하여 소오스/드레인 전극(514a) 및 드레인/소오스 전극(514b)을 형성한다. 소오스/드레인 전극(514a)과 드레인/소오스 전극(514b)은 제1 콘택홀(512a)과 제2 콘택홀(512b)을 통해 소오스 및 드레인 영역에 접속된다. 소오스/드레인 전극(514a)은 전원선에 연결된다.
다음, 상기 구조 상에 아크릴, 폴리이미드, BCB 등의 유기 물질로 이루어진 평탄화막(516)을 형성한다. 평탄화막(516)은 드레인/소오스 전극(514b)을 노출시키는 제3 콘택홀(518a)을 포함한다. 한편, 평탄화막(516)은 상기 구조 상에 SiO2, SiNx 등으로 이루어진 패시베이션막(미도시)을 형성한 후에 형성될 수 있다.
다음, 평탄화막(516) 상부에 애노드 전극(520)을 증착하고 패터닝한다. 애노드 전극(520)은 제3 콘택홀(518a)을 통해 드레인/소오스 전극(514b)에 전기적으로 접속된다.
다음, 상기 구조의 상부에 화소 정의막(522)을 형성한다. 화소 정의막(522)은 애노드 전극(520)을 노출시키는 개구부(522a)를 포함한다. 그 후, 개구부(522a)에 유기 발광 물질(524)을 도포한다. 그리고, 유기 발광 물질(524)이 도포된 상기 구조 상에 캐소드 전극(526)을 형성한다.
상술한 구성에 의해, 다중 전류 이동 경로를 갖는 채널 구조의 트랜지스터와, 트랜지스터의 게이트와 소오스 사이에 전기적으로 접속되는 캐패시터와, 이들 트랜지스터 및 캐패시터에 의해 제어되는 발광 소자(EL)가 형성된다.
한편, 상술한 실시예에서는 PMOS 구조의 트랜지스터를 포함한 화소에 대하여 언급하였다. 하지만, 본 발명은 그러한 구성으로 한정되지 않고, NMOS 구조의 트랜지스터를 포함한 화소에 용이하게 적용할 수 있다. 또한, 상술한 실시예에서는 커패시터의 하부 전극과 상부 전극을 반도체층과 게이트 전극의 형성시에 함께 형성하였지만, 본 발명은 그러한 구성으로 한정되지 않는다. 예를 들면, 커패시터는 게이트 전극과 동일한 층에 형성되는 하부 전극과 소오스/드레인 전극과 동일한 층에 형성되는 상부 전극을 포함하도록 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터를 채용할 수 있는 다른 화소에 대한 회로도이다.
도 8을 참조하면, 화소(300a)는 발광 소자(EL)과 이 발광 소자(EL)를 제어하기 위한 화소 회로(390a)를 포함한다. 화소 회로(390a)는 제1 내지 제4 트랜지스터(M1, M2, M3, M4)와 제1 및 제2 캐패시터(C1, C2)를 포함한다.
제1 내지 제4 트랜지스터(M1, M2, M3, M4)는 각각 소오스, 드레인 및 게이트를 가진다. 여기서, 소오스 및 드레인은 제1 전극 및 제2 전극으로 표시될 수 있다. 제1 및 제2 캐패시터(C1, C2)는 제1 전극 및 제2 전극을 가진다.
제1 트랜지스터(M1)의 게이트는 제1 노드(N1)에 접속되며, 소오스는 전원전압(Vdd)을 전달하는 전원선에 접속되고, 드레인은 제2 노드(N2)에 접속된다. 제1 트랜지스터(M1)는 제4 트랜지스터(M4)의 온 기간 동안에 제1 캐패시터(C1)의 제1 전극과 제2 전극 사이에 걸린 전압에 상응하는 전류를 발광 소자(EL)에 공급한다.
또한, 제1 트랜지스터(M1)는 본 발명의 일 실시예에 따른 트랜지스터로 구현된다. 다시 말해서, 제1 트랜지스터(M1)는 다중 전류 이동 경로를 갖는 윈도우 모양의 반도체층을 구비한다. 따라서, 제1 트랜지스터(M1)는 제조 공정상에서 발생되는 고밀도의 결함부가 채널 내의 특정 부위에 발생되는 경우에도 채널 내의 다른 부위를 통해 전류 이동 경로를 형성함으로써 실질적으로 전체적인 전류 흐름을 일정하게 유지할 수 있다.
제2 트랜지스터(M2)의 게이트는 주사선(Sn)에 접속되며, 소오스는 데이터선(Dm)에 접속되고, 드레인은 제1 노드(N1)에 접속된다. 제2 트랜지스터(M2)는 주사선(Sn)에 인가되는 주사 신호에 응답하여 데이터선(Dm)을 통해 전달되는 데이터 신호를 제1 노드(N1)에 전달한다.
제3 트랜지스터(M3)의 게이트는 주사선(Sn)에 접속되며, 소오스는 데이터선(Dm)에 접속되고, 드레인은 제2 노드(N2)에 접속된다. 제3 트랜지스터(M3)는 주사선(Sn)에 인가되는 주사 신호에 응답하여 제1 트랜지스터(M1)를 다이오드 연결시킨다.
제4 트랜지스터(M4)의 게이트는 발광제어선(En)에 접속되며, 소오스는 제2 노드(N2)에 접속되고, 드레인은 발광 소자(EL)에 접속된다. 제4 트랜지스터(M4)는 발광제어선(En)에 인가되는 발광 제어신호에 응답하여 제1 트랜지스터(M1)으로부터의 전류를 발광 소자(EL)에 선택적으로 또는 제한적으로 공급한다.
제1 캐패시터(C1)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 전원전압(Vdd)을 전달하는 전원선에 접속된다. 또한, 제1 캐패시터(C1)의 제1 전극은 제1 트랜지스터(M1)의 게이트에 접속되고, 제2 전극은 제1 트랜지스터(M1)의 소오스에 접속된다. 제1 캐패시터(C1)는 제2 및 제3 트랜지스터(M2, M3)의 온 기간에서 제1 트랜지스터(M1)의 문턱 전압에 상응하는 전압을 저장할 수 있다. 또한, 제1 캐패시터(C1)는 제2 트랜지스터(M2)의 온 기간에서 데이터선(Dm)을 통해 전달되는 데이터 전류에 상응하는 전압을 저장한다. 그리고, 제1 캐패시터(C1)는 제2 및 제3 트랜지스터(M2, M3)의 오프 기간에 제1 트랜지스터(M1)의 게이트 소오스 간의 전압을 저장된 전압으로 유지한다.
제2 캐패시터(C2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 부스트(boost) 전압을 전달하는 부스트선에 접속된다. 제2 캐패시터(C2)는 제1 트랜지스터(M1)의 게이트 전압을 부스트하여 전류를 다운 스케일링한다. 다시 말해서, 제2 캐패시터(C2)는 큰 전류의 기입에 의해 제1 노드(N1)에 형성된 낮은 전압을 부스트선의 전압 상승에 따라 제1 노드(N1)의 전압을 상승시킨다.
이와 같이, 본 발명의 일 실시예에 따른 트랜지스터를 포함한 화소를 이용하면, 액티브 매트릭스형 발광 표시 장치의 경우, 구동용 트랜지스터의 채널 내의 특정 부위에 고밀도 결함부가 형성되는 경우에도, 트랜지스터의 전체적인 전류 흐름을 일정하게 유지하여 패널 내의 구동용 트랜지스터의 균일도를 높여 화질을 개선할 수 있다.
한편, 상술한 실시예에서는 발광 표시 장치의 화소에 대하여 설명하였지만, 본 발명은 그러한 구성으로 한정되지 않는다. 예를 들면, 본 발명은 구동용 박막 트랜지스터를 이용하는 TFT-LCD 등의 다른 표시 장치의 화소에도 용이하게 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터를 채용한 발광 표시 장치에 대한 구성도이다.
도 9를 참조하면, 발광 표시 장치(500)는 액티브 매트릭스 구동 방식으로 화상을 표시한다. 이 구동법은 각 화소를 쉽게 제어할 수 있어 우수한 화질로 천연색을 표시할 수 있다. 이를 위해, 발광 표시 장치(500)는 주사 구동부(510), 데이터 구동부(520) 및 화상표시부(530)를 포함한다. 화상표시부(530)는 복수의 화소(540)를 포함한다. 각 화소(540)는 발광 소자(EL)와 이 발광 소자(EL)를 제어하기 위한 화소 회로(542)를 포함한다. 그리고, 화소 회로(542)는 본 발명의 일 실시예에 따른 구동용 트랜지스터를 포함한다. 도 9에서, 구동용 트랜지스터는 확대되어 표시되어 있다.
구체적으로, 발광 표시 장치(500)는 주사 구동부(510)으로부터 화상표시부(530)의 가로 방향으로 연장되는 n개의 주사선(S1, S2,..., Sn)과, 데이터 구동부(520)로부터 화상표시부(530)의 세로 방향으로 연장되는 m개의 데이터선(D1, D2, D3,..., Dm)과, 각 주사선과 각 데이터선에 접속되는 n×m개의 화소(540)를 구비한 화상표시부(530)을 포함한다.
주사 구동부(510)는 주사선(S1, S2,..., Sn)에 주사 신호를 공급한다. 주사 신호는 단일 주사(single scan) 방식, 순차 주사(progressive scan) 방식, 이중 주사(dual scan) 방식, 비월 주사(interlaced scan) 방식이나 또 다른 방식의 주사 방식 중 적어도 어느 하나의 방식으로 각 화소(540)에 전달된다.
데이터 구동부(520)는 데이터선(D1, D2, D3,..., Dm)에 데이터 신호를 공급한다. 데이터 신호는 데이터 전압을 포함한다. 한편, 데이터 신호는 화소 회로의 구성에 따라 데이터 전류로 구현될 수 있다.
화상표시부(530)는 전원전압(Vdd)을 전달하는 전원선(미도시), 복수의 주사선(S1, S2,..., Sn), 복수의 데이터선(D1, D2, D3,..., Dm) 및 복수의 화소(540)를 포함한다. 이러한 화상표시부(530)는 절연성 투명 기판 등의 기판(미도시) 상에 형성된다.
한편, 주사 구동부(510) 및/또는 데이터 구동부(520)는 화상표시부(530)가 형성되는 기판 위에 직접 장착될 수 있으며, 화상표시부(530)가 형성되는 기판에 주사선, 데이터선 및 트랜지스터와 동일한 층들로 형성되는 구동 회로로 대체될 수 있다. 다른 한편으로, 주사 구동부(510) 및/또는 데이터 구동부(520)는 COF(chip on flexible board, or chip on film) 구조로 형성될 수 있다. 다시 말해서, 주사 구동부(510) 및/또는 데이터 구동부(520)는 기판에 접착되어 전기적으로 연결되는 가요성 인쇄 회로 기판(flexible printed circuit: FPC) 또는 필름(film) 등에 칩 등의 형태로 장착될 수 있다.
화소(540)는 데이터선(D1, D2, D3,..., Dm)을 통해 전달되는 데이터 신호에 따라 소정의 색 및 휘도를 표시한다. 또한, 화소(540)는 적어도 스위치용 트랜지스터, 캐패시터, 구동용 트랜지스터 및 발광 소자를 포함한다. 여기서, 구동용 트랜지스터(543)는, 도 9에 확대하여 나타낸 것과 같이, 본 발명의 일 실시예에 따른 트랜지스터로 구현된다. 따라서, 각 화소(540)는 ELA 등의 결정화 공정을 통해 구동용 트랜지스터의 반도체층이 형성될 때, 구동용 트랜지스터의 반도체층의 특정 채널 부위에 고밀도의 결함부가 형성되는 경우에도, 다른 채널 부위로 전류 이동 경로를 형성하여 전체적인 전류 흐름을 일정하게 유지함으로써, 또는 화상표시부(530) 내의 구동용 박막 트랜지스터의 균일도를 높임으로써, 발광 표시 장치(500)의 화질을 높일 수 있다.
한편, 상술한 실시예에서는 트랜지스터가 소오스, 드레인 및 게이트를 구비하는 것으로 설명하였다. 하지만, 본 발명은 제1 전극, 제2 전극, 및 제3 전극을 구비하고, 제1 전극 및 제2 전극 간에 인가되는 전압에 의하여 제2 전극에서 제3 전극으로 흐르는 전류의 양을 제어할 수 있는 능동 소자로 구현될 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
본 발명에 따르면, 발광 소자를 제어하기 위한 화소 회로 내의 구동 트랜지스터의 균일도를 높일 수 있다. 또한, 구동 트랜지스터의 문턱 전압을 보상하기 위한 회로를 생략할 수 있으므로 개구율을 높일 수 있다. 또한, 구동 트랜지스터의 제조시에 고밀도의 결함부가 생성되는 경우에도 구동 트랜지스터가 전체적인 전류 흐름을 실질적으로 일정하게 유지함으로써 구동 트랜지스터의 불량에 의한 수율 감소를 줄일 수 있다. 게다가, 상술한 구동 트랜지스터를 이용하여 발광 표시 장치의 화질을 높일 수 있다.

Claims (19)

  1. 기판;
    적어도 두 개의 전류 이동 경로를 갖는 채널과 상기 채널의 양단에 접속되는 소오스 및 드레인을 구비하며, 상기 기판 상에 폐루프 모양으로 형성되는 제1 반도체층;
    상기 채널에 접하여 형성되는 게이트 절연층; 및
    상기 게이트 절연층을 사이에 두고 상기 채널과 마주하는 게이트를 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 반도체층의 안쪽에 추가적인 전류 이동 경로를 형성하는 제2 반도체층을 더 포함하는 트랜지스터.
  3. 제2항에 있어서,
    상기 제2 반도체층은 상기 소오스 및 상기 드레인을 상호 연결하는 트랜지스터.
  4. 제2항에 있어서,
    상기 제2 반도체층은 상기 전류 이동 경로를 상호 연결하는 트랜지스터.
  5. 제2항에 있어서,
    상기 제2 반도체층은 상기 소오스 및 상기 드레인 중 적어도 어느 하나와 상기 전류 이동 경로들 중 적어도 어느 하나를 연결하는 트랜지스터.
  6. 제2항에 있어서,
    상기 제2 반도체층은 T자 모양으로 형성되는 트랜지스터.
  7. 제2항에 있어서,
    상기 제2 반도체층은 상기 소오스 및 상기 드레인과 상기 전류 이동 경로를 상호 연결하는 트랜지스터.
  8. 제2항에 있어서,
    상기 제2 반도체층은 십자 모양으로 형성되는 트랜지스터.
  9. 제2항에 있어서,
    상기 제1 및 제2 반도체층은 폴리실리콘층으로 형성되는 트랜지스터.
  10. 제2항에 있어서,
    상기 제1 및 제2 반도체층은 비정질 실리콘층을 결정화하는 결정화 공정에 의해 형성되는 트랜지스터.
  11. 제10항에 있어서,
    상기 결정화 공정은 엑시머 레이저 어닐링 공정을 포함하는 트랜지스터.
  12. 데이터 신호를 전달하는 제1 트랜지스터;
    상기 데이터 신호에 상응하는 전압을 저장하는 캐패시터;
    상기 캐패시터의 전압에 상응하여 전류를 공급하는 제2 트랜지스터; 및
    상기 전류에 상응하여 발광하는 발광 소자를 포함하되,
    상기 제2 트랜지스터는, 적어도 두 개의 전류 이동 경로를 갖는 채널과 상기 채널의 양단에 접속되는 소오스 및 드레인을 구비하며 기판 상에 폐루프 모양으로 형성되는 제1 반도체층과, 상기 채널에 접하여 형성되는 절연층, 및 상기 절연층을 사이에 두고 상기 채널과 마주하는 게이트를 포함하는 발광 표시 장치의 화소.
  13. 제12항에 있어서,
    상기 제1 반도체층의 안쪽에 추가적인 전류 이동 경로를 형성하는 제2 반도체층을 더 포함하는 발광 표시 장치의 화소.
  14. 주사 신호를 전달하는 복수의 주사선;
    데이터 신호를 전달하는 복수의 데이터선; 및
    제1항 내지 제11항 중 어느 한 항에 기재된 트랜지스터를 구비하며, 상기 복수의 주사선 및 상기 복수의 데이터선에 각각 연결되는 복수의 화소를 포함하는 발광 표시 장치.
  15. 제14항에 있어서,
    상기 복수의 주사선에 상기 주사 신호를 공급하는 주사 구동부를 더 포함하는 발광 표시 장치.
  16. 제14항에 있어서,
    상기 복수의 데이터선에 상기 데이터 신호를 공급하는 데이터 구동부를 더 포함하는 발광 표시 장치.
  17. 제14항에 있어서,
    상기 화소는,
    데이터 신호를 전달하는 제1 트랜지스터;
    상기 데이터 신호에 상응하는 전압을 저장하는 캐패시터;
    상기 캐패시터의 전압에 상응하여 전류를 공급하는 제2 트랜지스터; 및
    상기 전류에 상응하여 발광하는 발광 소자를 포함하는 발광 표시 장치.
  18. 제14항에 있어서,
    상기 화소는,
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 제1 전극이 상기 제1 전원선에 연결되고, 상기 제2 전극이 제2 노드에 연결되는 제1 트랜지스터;
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 제1 전극이 상기 데이터선에 연결되고, 상기 제2 전극이 제1 노드에 연결되며, 상기 게이트가 상기 주사선에 연결되는 제2 트랜지스터;
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 제1 전극이 상기 데이터선에 연결되고, 상기 제2 전극이 제2 노드에 연결되며, 상기 게이트가 상기 주사선에 연결되는 제3 트랜지스터;
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 제1 전극이 상기 제2 노드에 연결되고, 상기 게이트가 발광제어선에 연결되는 제4 트랜지스터;
    제1 전극 및 제2 전극을 구비하며, 상기 제1 전극이 상기 제1 노드에 연결되고, 상기 제2 전극이 제1 전원선에 연결되는 제1 캐패시터;
    제1 전극 및 제2 전극을 구비하며, 상기 제1 전극이 상기 제1 노드에 연결되고, 상기 제2 전극이 부스트선에 연결되는 제2 캐패시터; 및
    제1 전극 및 제2 전극을 구비하며, 상기 제1 전극이 상기 제4 트랜지스터의 상기 제2 전극에 연결되고, 상기 제2 전극이 제2 전원선에 연결되는 발광 소자를 포함하는 발광 표시 장치.
  19. 제18항에 있어서,
    상기 발광 소자는 유기물을 발광층으로 하는 유기 발광 소자를 포함하는 발광 표시 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113370B1 (ko) * 2009-11-11 2012-02-29 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 구비한 유기전계 발광 표시장치
CN103943684A (zh) * 2014-03-26 2014-07-23 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600341B1 (ko) * 2004-11-17 2006-07-18 삼성에스디아이 주식회사 구동 트랜지스터 및 그것을 채용한 유기 발광 표시 장치
KR102140302B1 (ko) * 2013-09-06 2020-08-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 유기 발광 표시 장치 제조용 포토 마스크
KR102259195B1 (ko) * 2013-09-06 2021-06-02 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 유기 발광 표시 장치 제조용 포토 마스크

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020656A (ko) * 1992-03-30 1993-10-20 김광호 멀티채널 박막트랜지스터
JPH06196696A (ja) * 1992-12-24 1994-07-15 Canon Inc 薄膜トランジスタ及びその製造方法
JPH1197701A (ja) 1997-09-18 1999-04-09 Seiko Epson Corp 薄膜トランジスタ、その製造方法及び液晶表示装置
KR20010056980A (ko) * 1999-12-17 2001-07-04 이인환 폴리실리콘 박막트랜지스터의 불균일도 개선을 위한트랜스터 슬라이싱
JP2001183704A (ja) 2000-10-19 2001-07-06 Semiconductor Energy Lab Co Ltd 表示装置
KR20030062723A (ko) * 2002-01-18 2003-07-28 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020656A (ko) * 1992-03-30 1993-10-20 김광호 멀티채널 박막트랜지스터
JPH06196696A (ja) * 1992-12-24 1994-07-15 Canon Inc 薄膜トランジスタ及びその製造方法
JPH1197701A (ja) 1997-09-18 1999-04-09 Seiko Epson Corp 薄膜トランジスタ、その製造方法及び液晶表示装置
KR20010056980A (ko) * 1999-12-17 2001-07-04 이인환 폴리실리콘 박막트랜지스터의 불균일도 개선을 위한트랜스터 슬라이싱
JP2001183704A (ja) 2000-10-19 2001-07-06 Semiconductor Energy Lab Co Ltd 表示装置
KR20030062723A (ko) * 2002-01-18 2003-07-28 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113370B1 (ko) * 2009-11-11 2012-02-29 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 구비한 유기전계 발광 표시장치
CN103943684A (zh) * 2014-03-26 2014-07-23 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置

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