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KR100618855B1 - 금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리제조방법 - Google Patents

금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리제조방법 Download PDF

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KR100618855B1
KR100618855B1 KR1020040060912A KR20040060912A KR100618855B1 KR 100618855 B1 KR100618855 B1 KR 100618855B1 KR 1020040060912 A KR1020040060912 A KR 1020040060912A KR 20040060912 A KR20040060912 A KR 20040060912A KR 100618855 B1 KR100618855 B1 KR 100618855B1
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최석헌
조병옥
손윤호
남상돈
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자의 금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리 제조방법에 관한 것으로, 본 발명에 따른 금속 콘택 구조체 형성방법에서는, 기판 상에 형성한 층간절연막을 식각하여 홀을 형성한 다음, 그 결과물 전면에 금속막을 증착한 후 평탄화하여 홀 내에 금속막을 매립한다. 홀에 매립된 금속막을 전면 에치백(etch back)하여 홀 내에 금속막을 일부 남긴 다음, 에치백한 결과물 전면에 도전막을 증착한다. 본 발명에서는 이렇게 홀을 메우는 막을 1차 증착, 평탄화, 전면 에치백, 2차 증착의 순으로, 적어도 두 층으로 하여 씸 없이 금속 콘택 구조체를 형성한다.

Description

금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리 제조방법{Method of forming metal contact structure and method of fabricating phase-change memory using the same}
도 1은 일반적인 상변화 메모리 셀 어레이 구조를 나타내는 도면이다.
도 2 내지 도 7은 본 발명에 따른 금속 콘택 구조체 형성방법을 공정 순서별로 보인 단면도들이다.
도 8 내지 도 15는 본 발명에 따른 상변화 메모리 제조방법을 공정 순서별로 보인 단면도들로서, 도 9 내지 도 15는 도 8의 A 부분을 확대한 도면들이다.
도 16은 본 발명에 따른 금속 콘택 구조체 형성방법에 따른 씸 발생 억제 효과를 보여주는 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100...기판 15...층간절연막
H1...홀 20, 120...제1 장벽금속층
25, 25a, 25b, 125, 125a, 125b...금속막
30, 130, 230...씸 PT...폴리머성 불순물을 제거하는 단계
35, 135...제2 장벽금속층 40, 40a, 140, 140a...도전막
45...콘택 구조체 110...콘택 플러그
115...제1 층간절연막 H2...콘택홀
145...콘택 패드 150...제2 층간절연막
H3...하부 전극 콘택홀 155...절연막 스페이서
160...하부 전극 콘택 165...상변화막
170...상부 전극막 175...상부 전극 콘택막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자에 포함되는 금속 콘택 구조체 형성방법 및 이를 이용해 반도체 소자, 특히 상변화 메모리(phase-change memory)를 제조하는 방법에 관한 것이다.
통상 배선 구조체는 기판에 수평 방향으로 길게 연장되는 배선과, 전기적인 신호의 최종 목적지인 기판의 활성영역이나 하부 도전층과 배선을 수직 방향으로 연결하는 콘택 구조체로 이루어진다. 여기서 콘택 구조체는 콘택 플러그, 콘택 패드 등을 포괄하는 것이고, 금속 콘택 구조체는 이러한 콘택 구조체의 적어도 일부에라도 금속이 포함되어 있는 것으로 정의한다.
한편, 상변화 메모리는 결정 상태에 따라 전기적 저항이 변하는 칼코제나이드(chalcogenide) 물질로 이루어진 상변화막을 메모리 셀에 이용하는 소자로서, 비휘발성, 낮은 소비전력, 높은 신뢰성, 소자의 집적성 등으로 인해 주목받고 있다. 이러한 상변화 메모리에서는 전류에 의한 줄 열(Joule heating)을 상변화의 열원으 로 사용하고 있다. 도 1은 일반적인 상변화 메모리 셀 어레이 구조를 나타내는 도면이다.
도 1에 도시된 것과 같이, 메모리 셀은 워드라인(WL)에 게이트가 연결된 하나의 셀 트랜지스터(CTR)와, 셀 트랜지스터(CTR)의 드레인과 비트라인(BL) 사이에 상변화 셀(PCC)과 저항(R)이 직렬로 연결된 구조를 가진다. 워드라인(WL)과 비트라인(BL)이 선택되면 선택된 상변화 셀(PCC)로 전류가 인가되어 상변화 셀(PCC)의 결정 상태를 변화시킨다.
실제 상변화 메모리의 구동에서는, 상변화막 하부의 트랜지스터에서 콘택 구조체(금속 콘택 플러그, 금속 패드 및 하부 전극 콘택 등을 포함)를 거쳐 2㎃ 정도의 높은 전류 펄스를 50㎱ 정도 동안 상변화막으로 인가하여 녹는점(Tm)까지 가열한 후, 펄스가 중단되었을 때의 높은 냉각 속도를 이용하여 상변화막과 콘택 구조체의 접촉 부위에 저항이 높은 완전 비정질 상태의 프로그래밍 영역을 형성한다. 이러한 상태를 리셋(reset) 상태라 하고 예를 들어 데이터 "1"이 저장된 것으로 정의한다. 이 상태에서, 0.1㎃ 정도의 전류 펄스를 상변화막 하부의 트랜지스터에서 콘택 구조체를 거쳐 상변화막으로 인가하여 상변화막을 결정화 온도로 수백 ㎱에서 수 ㎲의 시간 동안 유지하다가 냉각시키면 리셋 상태의 프로그래밍 영역은 다시 저항이 낮은 결정질 상태로 회복되며, 이러한 상태를 셋(set) 상태라 하고 예를 들어 데이터 "0"이 저장된 것으로 정의한다. 저장된 데이터를 읽을 때에는 리셋 전류(Ireset)와 셋 전류(Iset)보다 더 낮은 전류를 인가하여 저항 변화를 확인한다.
일반적으로 반도체 소자의 금속 콘택 구조체는 알루미늄(Al)을 사용해 스퍼터링하는 방법을 이용해 왔다. 그러나, 반도체 소자의 고집적화에 따라 금속 콘택홀의 크기가 점점 감소하게 되고, 이에 따라 알루미늄 콘택의 단차 도포성(step coverage)을 확보하기가 힘들게 되었다. 이를 해결하기 위해 접촉 저항 특성이 우수한 텅스텐(W) 콘택을 형성하는 방법이 이용되고 있다. 텅스텐은 고융점의 내열 금속으로 실리콘과의 열적 안정성이 우수하며, 비저항이 5 내지 10/μΩcm로 낮다.
그런데, 반도체 소자의 집적도가 증가하면서 배선의 선폭이 점점 줄어들고 콘택홀의 종횡비가 증가함에 따라, 텅스텐으로 된 금속 콘택 구조체의 형성에 있어서 많은 문제가 발생한다. 예컨대, 콘택 면적의 감소에 따른 콘택 저항의 증가나, 좁고 깊은 콘택홀에 금속을 증착할 때 보이드(void) 또는 씸(seam) 등이 발생하여 콘택 저항이 증가하거나 콘택의 신뢰도가 떨어지는 것이 그것이다.
이렇게 보이드나 씸이 형성된 금속 콘택 구조체는 특히 상변화 메모리에서 문제가 된다. 상변화 메모리에서는 상변화막이 금속 콘택 플러그, 금속 패드 및 하부 전극 콘택 등을 포함하는 콘택 구조체 위에 형성되며, 각 콘택은 저항 오류가 없는 오믹 콘택(ohmic contact)으로 이루어져 있어야 한다. 그런데, 예컨대 하부 전극 콘택에 보이드나 씸이 형성되어 있는 경우에는 상변화막이 보이드 또는 씸을 채울 수 있다. 이 경우에 상변화막 및 하부 전극 콘택과의 접촉 면적이 증가되어 상변화 메모리 셀의 동작 특성을 저하시킨다. 만약 금속 콘택 플러그나 금속 패드에 씸이 형성되어 있는 경우에는 CMP와 후속 식각 및 습식 세정 공정에 의해서 씸이 더욱 커진다. 특히, 금속 패드에 씸이 형성되어 있는 경우에는 금속 패드의 상 면 중앙에 하부 전극 콘택이 형성되면서 하부 전극 콘택이 씸 바로 위에 접촉되기 때문에, 저항 오류를 유발, 수율을 저하시키게 된다.
금속 콘택 구조체에 씸이 발생하는 것을 개선하기 위하여 금속 콘택 구조체를 매립하기 위한 콘택홀 식각 후 Ar 스퍼터링(RF 클리닝)을 이용해 콘택홀 입구를 넓혀 후속 공정에서 이 콘택홀에 텅스텐을 채울 때에 발생할 수 있는 씸의 위치를 콘택 플러그 상부로 이동시켜 씸의 발생 빈도수를 줄이는 방법이 제안되었다. 그러나, 씸 문제를 완전히 해결할 수 없으며 여전히 소자 불량 문제를 안고 있다.
또한, 금속 패드에 씸이 형성되더라도 금속 패드 위에 하부 전극 콘택이 형성되는 위치를 중앙에서 측면으로 바꾸어 줌으로써 씸과 접촉하지 않도록 하는 오프-액시스(off-axis) 하부 전극 콘택 구조가 제안되었으나, 여러 공정 단계가 추가됨으로써 공정이 더욱 복잡해지는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 씸 발생이 억제된 금속 콘택 구조체 형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 씸 발생이 억제된 콘택 패드를 가진 상변화 메모리 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속 콘택 구조체 형성방법에서는, 기판 상에 층간절연막을 형성한 다음, 상기 층간절연막을 식각하여 홀을 형성한다. 상기 홀 내부를 포함한 상기 층간절연막 전면에 금속막을 증착한 후, 상기 금속막을 평탄화하여 상기 금속막을 상기 홀 내에 매립하고 상기 홀 외부에서는 제거되도록 한다. 상기 홀에 매립된 금속막을 전면 에치백(etch back)하여 상기 홀 내에 상기 금속막을 일부 남긴 다음, 상기 에치백한 결과물 전면에 도전막을 증착한다.
상기 도전막을 증착하는 단계 이후에, 상기 층간절연막 상부에 형성된 상기 도전막을 제거하여 평탄화함으로써 상기 홀을 메우는 상기 금속막 및 도전막으로 이루어진 콘택 구조체를 형성하는 단계와, 상기 콘택 구조체 상에 소정 패턴의 상부 도전층을 형성하는 단계를 더 포함할 수 있다.
바람직한 실시예에 따르면, 상기 금속막을 평탄화하는 단계와 상기 도전막을 평탄화하는 단계는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)로 수행한다. 상기 금속막을 평탄화하는 단계 이후, 상기 홀 내에 매립된 금속막의 표면에 존재하는 폴리머성 불순물을 제거하는 단계를 더 포함한다. 상기 폴리머성 불순물을 제거하는 단계는, 상기 폴리머성 불순물을 애슁(ashing)하는 단계, 상기 홀 내에 매립된 금속막의 표면에 RF 플라즈마를 쏘이는 단계 또는 이들의 조합을 포함한다.
상기 금속막, 도전막 및 상부 도전층은 텅스텐(W)으로 이루어질 수 있다. 대신에, 상기 금속막은 텅스텐이고 상기 도전막은 텅스텐, 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN) 또는 이들의 조합일 수 있다.
상기 금속막이 텅스텐이면, 상기 홀에 매립된 금속막을 전면 에치백하는 단 계는 플라즈마 식각으로 수행하되, 식각 가스로서 SF6 또는 NF3를 사용할 수 있고, 상기 식각 가스에 Cl2를 첨가하여 사용할 수도 있다. 상기 홀에 매립된 금속막을 전면 에치백하는 단계는 상기 금속막 표면에 형성된 씸이 제거될 때까지 실시한다.
상기 금속막을 증착하기 전에 상기 홀 내부를 포함한 상기 층간절연막 전면에 장벽금속층을 형성할 수 있으며, 상기 도전막을 증착하기 전에 상기 결과물 전면에 제2의 장벽금속층을 형성하는 단계를 더 포함할 수도 있다. 상기 장벽금속층 및 또는 제2의 장벽금속층은 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 상변화 메모리 제조방법에서는, 콘택 플러그가 형성된 기판 상에 제1 층간절연막을 형성한 다음, 상기 제1 층간절연막을 식각하여 상기 콘택 플러그를 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내부를 포함한 상기 제1 층간절연막 전면에 금속막을 증착한 후, 상기 금속막을 평탄화하여 상기 금속막을 상기 콘택홀 내에 매립하고 상기 콘택홀 외부에서는 제거되도록 한다. 상기 콘택홀에 매립된 금속막을 전면 에치백하여 상기 콘택홀 내에 상기 금속막을 일부 남기고 나서, 상기 에치백한 결과물 전면에 도전막을 증착한다. 상기 제1 층간절연막 상부에 형성된 상기 도전막을 제거하여 평탄화함으로써 상기 콘택홀을 메우는 상기 금속막 및 도전막으로 이루어진 콘택 패드를 형성한다. 계속하여, 상기 콘택 패드를 포함하는 상기 제1 층간절연막 상에 제2 층간절연막을 형성한 다음, 상기 제2 층간절연막 내에 상기 콘택 패드 상면에 접하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 위에 상변화막, 상부 전극막 및 상부 전극 콘택막을 차례로 형성한 다음 패터닝한다.
상기 금속 패드를 형성하는 세부 단계와 상기 금속막 및 도전막의 종류, 상기 금속막을 전면 에치백하는 단계의 방법, 상기 금속막을 증착하기 전 및/또는 상기 도전막을 증착하기 전에 형성할 수 있는 장벽금속층의 종류 등은 상기 본 발명 금속 콘택 구조체의 형성방법의 해당 사항을 그대로 이용할 수 있다.
상기 하부 전극 콘택을 형성하는 단계는, 상기 제2 층간절연막 내에 하부 전극 콘택홀을 형성하는 단계, 상기 하부 전극 콘택홀을 포함하는 상기 제2 층간절연막 전면에 티타늄막과 티타늄 질화막의 적층막을 형성하는 단계, 및 상기 티타늄막과 티타늄 질화막의 적층막을 평탄화시켜 상기 하부 전극 콘택홀 내에 매립하는 단계를 포함할 수 있다. 여기서, 상기 티타늄막과 티타늄 질화막의 적층막을 형성하는 단계 전에 상기 하부 전극 콘택홀 내벽에 절연막 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 씸 발생이 억제된 금속 콘택 구조체를 형성할 수 있다. 이 방법을 이용하여 상변화 메모리의 콘택 패드를 형성하면, 콘택 패드에 씸 발생이 억제되므로, 저항 오류가 없고 수율이 높은 상변화 메모리를 제조할 수 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 금속 콘택 구조체 형성방법 및 상변화 메모리 제조방법에 관한 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구 현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
(제1 실시예)
도 2 내지 도 7은 본 발명에 따른 금속 콘택 구조체 형성방법을 공정 순서별로 보인 단면도들이다.
도 2를 참조하면, 실리콘 웨이퍼와 같은 기판(10) 상에 층간절연막(15)을 형성한 다음, 층간절연막(15)을 식각하여 홀(H1)을 형성한다. 층간절연막(15)은 BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), USG(Undoped Silicate Glass), FOX(Flowable OXide; Si-O-H계), HDP-CVD(High Density Plasma-CVD)법을 이용하여 형성한 실리콘 산화막, TEOS(tetraethylorthosilicate)를 원료로 하여 PE-CVD(Plasma Enhanced-CVD)법으로 형성한 산화막 등으로 이루어질 수 있다. 그리고, 홀(H1)은 기판(10)의 활성영역이나 하부 배선층 또는 다른 콘택 구조체를 노출시키는 것일 수 있다.
그런 다음, 홀(H1) 내부를 포함한 층간절연막(15) 전면에 제1 장벽금속층(20)을 형성한다. 제1 장벽금속층(20)은 홀(H1) 내에 채워질 금속 콘택 구조체를 이루는 금속이 기판(10)의 활성영역이나 하부 배선층 또는 다른 콘택 구조체 및 층간절연막(15)으로 확산되는 것을 막기 위한 것으로, 통상 티타늄막(Ti) 및 티타늄 질화막(TiN)의 적층막으로 형성한다. 이를 위해, CVD, PE-CVD 또는 ALD(Atomic Layer Deposition)에 의하여 티타늄막을 형성한 다음, 질소(N2) 또는 암모니아(NH3 ) 가스 분위기에서 어닐링 또는 플라즈마 처리하는 방식으로 티타늄막 일부를 티타늄 질화막으로 변환한다.
그러나, 제1 장벽금속층(20)은 탄탈륨막(Ta) 및 탄탈륨 질화막(TaN)의 적층막으로 이루어질 수 있고, 티타늄막, 티타늄 질화막, 탄탈륨막 혹은 탄탈륨 질화막의 단일막으로 이루어질 수도 있으며, 기타 다른 금속이나 금속 질화막으로 이루어질 수도 있다.
계속하여, 제1 장벽금속층(20)이 형성된 결과물 전면에 금속막(25)을 증착한다. 금속막(25)은 텅스텐(W)을 포함할 수 있다. 홀(H1)의 종횡비가 크기 때문에, 금속막(25)에는 씸(30)이 형성된다.
다음, 도 3을 참조하면, 금속막(25)을 평탄화하여 금속막(25a)을 홀(H1) 내에 매립하고 홀(H1) 외부에서는 제거되도록 한다. 금속막(25)을 평탄화할 때에는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)에 의하는 것이 바람직하다. 층간절연막(15) 상면에 형성된 제1 장벽금속층(20)까지도 연마하여 층간절연막(15) 상면이 드러나도록 한다.
금속막(25)을 평탄화할 때에 사용하는 연마제 등에 의해, 금속막(25a)의 표면에 폴리머성 불순물이 존재할 수도 있다. 이는 후속 전면 에치백 단계에서의 식각율 등, 공정 제어에 영향을 미칠 수 있다. 따라서, 도 4에서와 같이, 전면 에치백의 전처리(pre-treatment)로서 폴리머성 불순물을 제거하는 단계(PT)를 수행한 다. 폴리머성 불순물을 제거하기 위해서는, 애슁(ashing)하거나, 홀(H1) 내에 매립된 금속막(25a)의 표면에 RF 플라즈마를 쏘이거나 혹은 이 둘을 다 실시한다. RF 플라즈마는 예컨대 Ar을 이용하여 발생시킨다.
다음 도 5를 참조하여, 홀(H1)에 매립된 금속막(25a)을 전면 에치백(etch back)하여 홀(H1) 내에 금속막(25b)을 일부 남긴다. 폴리머성 불순물을 제거하는 단계(PT)와 전면 에치백은 인-시튜(in-situ)로 실시할 수 있다. 전면 에치백은 금속막(25a) 표면에 형성된 씸(30)이 제거될 때까지 한다. 구체적으로 텅스텐을 포함하는 금속막(25a)은 플라즈마 식각에 의해 식각하고, 식각 가스로는 SF6 또는 NF3 등의 불소를 포함하는 가스를 사용할 수 있다. 여기에, SF6나 NF3 가스는 플라즈마 활성이 약하므로 이를 보강하기 위해 Cl2를 첨가할 수 있다. 이러한 조건 하에서, 홀(H1) 내에 형성된 제1 장벽금속층(20)은 전면 에치백되지 않고 남아 있을 수 있다.
CMP를 이용해 금속막(25)을 평탄화시켜 금속막(25a) 표면이 기판(10)에 수평이 된 상태에서 전면 에치백을 하게 되므로, 씸(30)을 제거하는 전면 에치백 단계의 제어가 용이하게 이루어진다. 한편, 도면에는 홀(H1) 내에 일부 남겨진 금속막(25b)의 상면이 기판(10)에 수평이 되는 것으로 도시하였으나, 금속막(25b)의 상면은 씸(30)이 있던 자리가 가장 깊이 들어간 굴곡진 형태를 가질 수도 있다.
도 6을 참조하면, 에치백한 결과물 전면에 제2 장벽금속층(35)을 형성한다. 제2 장벽금속층(35)은 제1 장벽금속층(20)과 마찬가지로, 티타늄막, 티타늄 질화 막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막으로 형성할 수 있다.
계속하여 제2 장벽금속층(35) 위로 도전막(40)을 증착한다. 도전막(40)은 텅스텐으로 하는 것이 바람직하다. 도전막(40)으로 텅스텐 대신에 티타늄 질화막, 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막 또는 이들의 조합으로 하는 경우에는, 제2 장벽금속층(35)을 형성하지 않아도 된다. 이미 금속막(25b)에 의해, 메워야할 홀(H1)의 깊이가 얕아졌으므로 더 이상의 보이드나 씸 없이 양호한 프로파일로 홀(H1)이 완전히 메워진다.
도 7을 참조하면, 층간절연막(15) 상부에 형성된 도전막(40)을 제거하여 평탄화함으로써 홀(H1)을 메우는 금속막(25b) 및 도전막(40a)으로 이루어진 콘택 구조체(45)를 형성한다. 도전막(40)을 평탄화할 때에도 CMP로 수행함이 바람직하다. 층간절연막(15) 상면에 형성된 제2 장벽금속층(35)까지도 연마하여 층간절연막(15) 상면이 드러나도록 한다.
후속 공정에서, 콘택 구조체(45) 상에 소정 패턴의 상부 도전층을 형성하는 단계를 더 포함할 수도 있다.
이와 같이, 본 실시예에서는 금속막(25) 증착, 1차 CMP, 전면 에치백, 도전막(40) 증착 및 2차 CMP를 통해 금속 콘택 구조체(45)를 형성한다. 금속막(25) 증착 후의 1차 CMP에 의해 전면 에치백의 식각 제어가 잘 되므로, 금속막(25)에 형성된 씸을 보다 균일하게 잘 제거할 수 있다. 또한, 1차 CMP 후에 폴리머성 불순물을 제거하는 단계를 더 포함하므로, 전면 에치백의 식각율 등을 더욱 잘 제어할 수 있다. 따라서, 본 발명에 의해 씸 발생이 억제된 금속 콘택 구조체를 형성할 수 있다.
(제2 실시예)
도 8 내지 도 15는 본 발명에 따른 상변화 메모리 제조방법을 공정 순서별로 보인 단면도들로서, 도 9 내지 도 15는 도 8의 A 부분을 확대한 도면들이다.
본 실시예에서는 상기 제1 실시예에서의 금속 콘택 구조체 형성방법대로 상변화 메모리의 콘택 패드를 형성하여 상변화 메모리를 제조한다. 이하에서, 금속 패드를 형성하는 세부 단계와 금속막 및 도전막의 종류, 금속막을 전면 에치백하는 단계의 방법, 금속막을 증착하기 전 및/또는 도전막을 증착하기 전에 형성하는 장벽금속층의 종류 등은 상기 제1 실시예에서의 설명을 그대로 원용할 수 있다.
도 8을 참조하면, 실리콘 웨이퍼와 같은 기판(100)에 활성영역을 정의하는 소자분리막(101)을 형성한 다음, 게이트 절연막(102), 게이트 전극(103), 캡핑막(104) 및 스페이서(105)를 포함하는 게이트(워드라인)(106)를 형성한다. 게이트(106) 양 옆의 기판(100) 안에 불순물 확산 영역(107)을 형성한다. 확산 영역(107)의 저항을 낮추기 위해 Co 샐리사이드 공정을 추가할 수 있다. 본 실시예에서, 하나의 활성영역은 한 개의 공통 드레인을 공유하는 2 개의 상변화 메모리 셀과 2 개의 트랜지스터로 구성된다.
이러한 기판(100) 위에 식각방지막(108)과 절연막(109)을 형성한 다음, 확산 영역(107)을 노출시키도록 패터닝한 후 텅스텐과 같은 금속을 채워 넣어 콘택 플러그(110)를 형성한다. 식각방지막(108)은 실리콘 질화막으로 형성할 수 있으며, 절 연막(109)은 BPSG, SOG, USG, FOX, HDP-CVD법을 이용하여 형성한 실리콘 산화막, TEOS를 원료로 하여 PE-CVD법으로 형성한 산화막 등으로 이루어질 수 있다.
콘택 플러그(110)가 형성된 기판(100) 상에 제1 층간절연막(115)을 형성한다. 이 때, 제1 층간절연막(115)을 형성하기 전에 제2의 식각방지막(114)을 형성하여도 된다. 제1 층간절연막(115)도 BPSG, SOG, USG, FOX, HDP-CVD법을 이용하여 형성한 실리콘 산화막, TEOS를 원료로 하여 PE-CVD법으로 형성한 산화막 등으로 이루어질 수 있다. 그런 다음, 제1 층간절연막(115)을 식각하여 콘택 플러그(110)를 노출시키는 콘택홀(H2)을 형성한다.
그런 다음, 콘택홀(H2) 내부를 포함한 제1 층간절연막(115) 전면에 제1 장벽금속층(120)을 형성한다. 제1 장벽금속층(120)은 콘택홀(H2) 내에 채워질 금속 콘택 구조체를 이루는 금속이 기판(100)의 확산 영역(107)이나 콘택 플러그(110) 및 제1 층간절연막(115)으로 확산되는 것을 막기 위한 것으로, 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막으로 이루어질 수 있다.
계속하여, 제1 장벽금속층(120)이 형성된 결과물 전면에 금속막(125)을 증착한다. 금속막(125)은 텅스텐을 포함할 수 있다. 콘택홀(H2)의 종횡비가 큰 경우, 금속막(125)에는 씸(130)이 형성될 수 있다.
다음, 도 9를 참조하여, 금속막(125)을 평탄화하여 금속막(125a)을 콘택홀(H2) 내에 매립하고 콘택홀(H2) 외부에서는 제거되도록 한다. 금속막(125)을 평탄화할 때에는 CMP를 이용한다. 제1 층간절연막(115) 상면에 형성된 제1 장벽금속층 (120)까지도 연마하여 제1 층간절연막(115) 상면이 드러나도록 한다.
다음, 도 10에서와 같이, 금속막(125a)의 표면에 존재하는 폴리머성 불순물을 제거하는 단계(PT)를 수행한다. 폴리머성 불순물을 제거하기 위해서는, 애슁하거나, 콘택홀(H2) 내에 매립된 금속막(125a)의 표면에 RF 플라즈마를 쏘이거나 혹은 이 둘을 다 실시한다.
도 11을 참조하여, 콘택홀(H2)에 매립된 금속막(125a)을 전면 에치백하여 콘택홀(H2) 내에 금속막(125b)을 일부 남긴다. 폴리머성 불순물을 제거하는 단계(PT)와 전면 에치백은 인-시튜로 실시할 수 있다. 전면 에치백은 금속막(125a) 표면에 형성된 씸(130)이 제거될 때까지 한다. 구체적으로 텅스텐을 포함하는 금속막(125a)은 플라즈마 식각에 의해 식각하고, 식각 가스로는 SF6 또는 NF3 등의 불소를 포함하는 가스를 사용할 수 있다. 여기에, SF6나 NF3 가스는 플라즈마 활성이 약하므로 이를 보강하기 위해 Cl2를 첨가할 수 있다. 콘택홀(H2)의 깊이가 2000 내지 2500Å 정도인 경우, 1500Å 정도까지 리세스시킨다. 이러한 조건 하에서, 콘택홀(H2) 내에 형성된 제1 장벽금속층(120)은 전면 에치백되지 않고 남아 있을 수 있다.
금속막(125)을 평탄화할 때에 CMP를 이용하여 금속막(125a) 표면이 기판(100)에 수평이 된 상태에서 금속막(125a)을 전면 에치백하면, 전면 에치백 단계의 제어가 용이하게 이루어진다.
도 12를 참조하면, 에치백한 결과물 전면에 제2 장벽금속층(135)을 형성한 다. 제2 장벽금속층(135)은 제1 장벽금속층(120)과 마찬가지로, 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막으로 형성할 수 있다.
계속하여 제2 장벽금속층(135) 위로 도전막(140)을 증착한다. 도전막(140)은 높은 전류 밀도에 견딜 수 있으며 상부 전극막과 상변화막에 열화를 주지 않는 전도성 물질로 형성한다. 예컨대, 도전막(140)은 텅스텐으로 형성한다. 도전막(140)으로 텅스텐 대신에 티타늄 질화막, 티타늄 알루미늄 질화막, 탄탈륨 질화막 또는 이들의 조합으로 하는 경우에는, 제2 장벽금속층(135)을 형성하지 않아도 된다. 이미 금속막(125b)에 의해, 메워야할 콘택홀(H2)의 깊이가 얕아졌으므로 더 이상의 보이드나 씸 없이 양호한 프로파일로 콘택홀(H2)이 완전히 메워진다. 콘택홀(H2)의 깊이가 2000 내지 2500Å 정도이고 금속막(125a)을 1500Å 정도까지 리세스시킨 경우라면, 제2 장벽금속층(135)과 도전막(140)을 합한 두께는 2000Å 정도가 되게 한다.
도 13을 참조하면, 제1 층간절연막(115) 상부에 형성된 도전막(140)을 제거하여 평탄화함으로써 콘택홀(H2)을 메우는 금속막(125b) 및 도전막(140a)으로 이루어진 콘택 패드(145)를 형성한다. 도전막(140)을 평탄화할 때에도 CMP로 수행함이 바람직하다. 제1 층간절연막(115) 상면에 형성된 제2 장벽금속층(135)까지도 연마하여 제1 층간절연막(115) 상면이 드러나도록 한다.
계속하여, 콘택 패드(145)를 포함하는 제1 층간절연막(115) 상에 제2 층간절연막(150)을 형성한 다음, 제2 층간절연막(150) 내에 하부 전극 콘택홀(H3)을 형성 한다. 콘택 패드(145)에는 씸 발생이 억제되므로, 하부 전극 콘택홀(H3)은 콘택 패드(145)의 중앙에 올 수 있으며, 따라서, 온-액시스(on-axis) 하부 전극 콘택 구조의 구현이 가능하다. 제2 층간절연막(150)도 BPSG, SOG, USG, FOX, HDP-CVD법을 이용하여 형성한 실리콘 산화막, TEOS를 원료로 하여 PE-CVD법으로 형성한 산화막 등으로 이루어질 수 있다.
하부 전극 콘택의 직경이 작을수록 상변화막을 비정질 상태 또는 결정 상태로 변화시키는 데에 요구되는 전력 소모가 감소되므로 상변화 메모리의 소비 전력이 감소한다. 따라서, 하부 전극 콘택홀(H3)의 폭을 좁게 형성할수록 바람직하나 포토리소그라피 공정에 한계가 있을 때에는 하부 전극 콘택홀(H3) 내벽에 절연막 스페이서(155)를 형성하여 폭을 좁힌다. 스페이서(155)의 크기를 조절함으로써 콘택의 크기를 40 - 70nm로 만들 수 있다.
제2 층간절연막(150) 전면에 티타늄막과 티타늄 질화막의 적층막을 형성한 다음, 이를 CMP 등의 방법으로 평탄화시켜 하부 전극 콘택홀(H3) 내에 매립함으로써 하부 전극 콘택(160)을 형성한다. 티타늄막과 티타늄 질화막의 적층막 대신에 탄탈륨 질화막, 텅스텐 질화막, 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 티타늄 보론 질화막(TiBN), 탄탈륨 실리콘 질화막(TaSiN) 및 탄탈륨 알루미늄 질화막(TaAlN) 중에 선택된 적어도 어느 하나로 형성할 수도 있다.
다음으로, 도 15에서와 같이, 하부 전극 콘택(160) 위에 상변화막(165), 상부 전극막(170) 및 상부 전극 콘택막(175)을 차례로 형성한 다음 패터닝하여 상변화 메모리를 제조한다. 상변화막(165)과 상부 전극막(170) 사이에 확산방지막을 더 형성할 수도 있다. 확산방지막은 상변화막(165)이 상부 전극막(170)과 반응하는 것을 방지하기 위한 도전막, 예컨대 금속질화막으로 형성하는 것이 바람직하다. 상기 금속 질화막은 티타늄 질화막, 티타늄 알루미늄 질화막, 티타늄 보론 질화막, 티타늄 실리콘 질화막, 탄탈륨 질화막, 탄탈륨 알루미늄 질화막, 탄탈륨 보론 질화막, 탄탈륨 실리콘 질화막, 텅스텐 질화막, 텅스텐 보론 질화막, 텅스텐 실리콘 질화막, 텅스텐 알루미늄 질화막, 지르코늄 질화막, 지르코늄 실리콘 질화막, 지르코늄 알루미늄 질화막, 지르코늄 보론 질화막 또는 몰리브데늄 질화막일 수 있다. 상변화막(165)은 가열되는 온도에 따라 상태가 변화하여 저항이 변하는 특성을 갖는 막으로 형성한다. 예를 들어, 상변화막(165)으로 이용될 수 있는 물질의 예로서, 이원 화합물로는 GaSb, InSb, InSe, Sb2Te2, GeTe 등이 있고, 삼원 화합물로는 Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te4, InSbGe 등이 있으며, 사원 화합물로는 AgIbSbTe, (Ge, Sn)SbTe, GeSb(SeTe) 등이 있다.
전류는 상변화막(165)을 통해 하부 전극 콘택(160)으로부터 상부 전극 콘택막(175)으로 흐른다. 줄 열에 의한 가열과 전류 차단에 의한 냉각으로, 상변화막(165)과 하부 전극 콘택(160)의 계면에서 상변화가 일어난다.
씸 발생이 억제된 콘택 패드(145) 위에 하부 전극 콘택(160)이 형성되므로 종래와 같은 저항 오류 등의 문제가 없다. 따라서, 상변화 메모리의 동작 속도를 높게 하고, 접촉 저항을 감소시켜 특성 및 신뢰도를 향상시키고, 제조 공정상의 수율을 향상시킬 수 있다.
도 16은 본 발명에 따른 금속 콘택 구조체 형성방법에 따른 씸 발생 억제 효과를 보여주는 SEM 사진이다.
도 16에서 좌측은 종래 텅스텐 증착과 CMP 방법으로 형성한 금속 콘택 패드(200)의 상면 및 단면 SEM 사진이다. 우측은 본 발명에 따라 제1 장벽금속층 증착, 텅스텐 증착, CMP, 전면 에치백, 제2 장벽금속층 증착, 텅스텐 증착 및 CMP로 형성한 금속 콘택 패드(210)의 상면 및 단면 SEM 사진이다. SEM은 ILS(in-line SEM)를 이용하였다. 종래 방법에 따른 콘택 패드(200)에서는 35㎚ 정도의 다수의 씸(230)이 관찰된 반면, 본 발명에 따른 콘택 패드(210)에서는 씸이 없는 것을 관찰할 수 있었다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 금속 콘택 구조체 형성방법에서는, 금속막 증착, CMP 후 전면 에치백, 도전막 증착 공정을 추가하여 보이드나 씸을 줄이는 효과가 있으며, 또한 이로 인하여 상변화 메모리와 같은 반도체 소자의 동작 속도를 높게 하고, 접촉 저항을 감소시켜 반도체 소자의 특성 및 신뢰도를 향상시키고, 제조 공정상의 수율을 향상시키는 효과가 있다.
상변화 메모리의 경우 금속 패드에 씸 발생이 억제되므로, 하부 전극 콘택을 금속 패드 상면 중앙에 연결시키는 온-액시스 하부 전극 콘택 구조의 유지가 가능 하다. 따라서, 포토리소그라피 공정 증가로 인한 공정의 복잡화와 소자간의 고집적화에 문제점이 있는 오프-액시스 하부 전극 콘택 구조로 구현하지 않아도 된다. 따라서, 제조 공정상 경제적 및 시간적으로 이득이 있다. 뿐만 아니라, 온-액시스 하부 전극 콘택 구조를 유지함으로써 상변화 메모리를 고밀도로 집적할 수 있다.

Claims (31)

  1. 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 홀을 형성하는 단계;
    상기 홀 내부를 포함한 상기 층간절연막 전면에 금속막을 증착하는 단계;
    상기 금속막을 평탄화하여 상기 금속막을 상기 홀 내에 매립하고 상기 홀 외부에서는 제거되도록 하는 단계;
    상기 홀에 매립된 금속막을 전면 에치백(etch back)하여 상기 홀 내에 상기 금속막을 일부 남기는 단계; 및
    상기 에치백한 결과물 전면에 도전막을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  2. 제1항에 있어서, 상기 도전막을 증착하는 단계 이후에,
    상기 층간절연막 상부에 형성된 상기 도전막을 제거하여 평탄화함으로써 상기 홀을 메우는 상기 금속막 및 도전막으로 이루어진 콘택 구조체를 형성하는 단계; 및
    상기 콘택 구조체 상에 소정 패턴의 상부 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  3. 제2항에 있어서, 상기 금속막을 평탄화하는 단계와 상기 도전막을 평탄화하는 단계는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)로 수행하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  4. 제2항에 있어서, 상기 금속막, 도전막 및 상부 도전층은 텅스텐(W)으로 이루어지는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  5. 제1항에 있어서, 상기 금속막 및 도전막은 텅스텐을 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  6. 제1항에 있어서, 상기 금속막은 텅스텐이고 상기 도전막은 텅스텐, 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN) 또는 이들의 조합인 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  7. 제1항에 있어서, 상기 금속막을 평탄화하는 단계 이후, 상기 홀 내에 매립된 금속막의 표면에 존재하는 폴리머성 불순물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  8. 제7항에 있어서, 상기 폴리머성 불순물을 제거하는 단계는,
    상기 폴리머성 불순물을 애슁(ashing)하는 단계, 상기 홀 내에 매립된 금속막의 표면에 RF 플라즈마를 쏘이는 단계 또는 이들의 조합을 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  9. 제7항에 있어서, 상기 폴리머성 불순물을 제거하는 단계는 상기 홀에 매립된 금속막을 전면 에치백하는 단계와 인-시튜(in-situ)로 실시하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  10. 제1항에 있어서, 상기 금속막은 텅스텐이고, 상기 홀에 매립된 금속막을 전면 에치백하는 단계는 플라즈마 식각으로 수행하되, 식각 가스로서 SF6 또는 NF3를 사용하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  11. 제10항에 있어서, 상기 식각 가스에 Cl2를 첨가하여 사용하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  12. 제1항에 있어서, 상기 금속막 표면에 형성된 씸이 제거될 때까지 상기 금속막을 전면 에치백하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  13. 제1항에 있어서, 상기 금속막을 증착하기 전에 상기 홀 내부를 포함한 상기 층간절연막 전면에 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  14. 제13항에 있어서, 상기 장벽금속층은 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막을 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  15. 제1항에 있어서, 상기 도전막을 증착하기 전에 상기 결과물 전면에 제2의 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  16. 제15항에 있어서, 상기 제2의 장벽금속층은 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막을 포함하는 것을 특징으로 하는 금속 콘택 구조체 형성방법.
  17. 콘택 플러그가 형성된 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 상기 콘택 플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부를 포함한 상기 제1 층간절연막 전면에 금속막을 증착하는 단계;
    상기 금속막을 평탄화하여 상기 금속막을 상기 콘택홀 내에 매립하고 상기 콘택홀 외부에서는 제거되도록 하는 단계;
    상기 콘택홀에 매립된 금속막을 전면 에치백하여 상기 콘택홀 내에 상기 금속막을 일부 남기는 단계;
    상기 에치백한 결과물 전면에 도전막을 증착하는 단계;
    상기 제1 층간절연막 상부에 형성된 상기 도전막을 제거하여 평탄화함으로써 상기 콘택홀을 메우는 상기 금속막 및 도전막으로 이루어진 콘택 패드를 형성하는 단계;
    상기 콘택 패드를 포함하는 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 내에 상기 콘택 패드 상면에 접하는 하부 전극 콘택을 형성하는 단계; 및
    상기 하부 전극 콘택 위에 상변화막, 상부 전극막 및 상부 전극 콘택막을 차례로 형성한 다음 패터닝하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  18. 제17항에 있어서, 상기 금속막을 평탄화하는 단계와 상기 도전막을 평탄화하는 단계는 화학적 기계적 연마(CMP)로 수행하는 것을 특징으로 하는 상변화 메모리 제조방법.
  19. 제17항에 있어서, 상기 금속막은 텅스텐이고 상기 도전막은 텅스텐, 티타늄 질화막, 티타늄 알루미늄 질화막, 탄탈륨 질화막, 또는 이들의 조합인 것을 특징으로 하는 상변화 메모리 제조방법.
  20. 제17항에 있어서, 상기 금속막을 평탄화하는 단계 이후, 상기 콘택홀 내에 매립된 금속막의 표면에 존재하는 폴리머성 불순물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  21. 제20항에 있어서, 상기 폴리머성 불순물을 제거하는 단계는, 상기 폴리머성 불순물을 애슁하는 단계, 상기 홀 내에 매립된 금속막의 표면에 RF 플라즈마를 쏘이는 단계 또는 이들의 조합을 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  22. 제20항에 있어서, 상기 폴리머성 불순물을 제거하는 단계는 상기 콘택홀에 매립된 금속막을 전면 에치백하는 단계와 인-시튜로 실시하는 것을 특징으로 하는 상변화 메모리 제조방법.
  23. 제17항에 있어서, 상기 금속막은 텅스텐이고, 상기 콘택홀에 매립된 금속막 을 전면 에치백하는 단계는 플라즈마 식각으로 수행하되, 식각 가스로서 SF6 또는 NF3를 사용하는 것을 특징으로 하는 상변화 메모리 제조방법.
  24. 제23항에 있어서, 상기 식각 가스에 Cl2를 첨가하여 사용하는 것을 특징으로 하는 상변화 메모리 제조방법.
  25. 제17항에 있어서, 상기 금속막 표면에 형성된 씸이 제거될 때까지 상기 금속막을 전면 에치백하는 것을 특징으로 하는 상변화 메모리 제조방법.
  26. 제17항에 있어서, 상기 금속막을 증착하기 전에 상기 콘택홀을 포함한 상기 제1 층간절연막 전면에 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  27. 제26항에 있어서, 상기 장벽금속층은 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막을 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  28. 제17항에 있어서, 상기 도전막을 증착하기 전에 상기 결과물 전면에 제2의 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 제 조방법.
  29. 제28항에 있어서, 상기 제2의 장벽금속층은 티타늄막, 티타늄 질화막, 티타늄막과 티타늄 질화막의 적층막, 탄탈륨막, 탄탈륨 질화막 또는 탄탈륨막과 탄탈륨 질화막의 적층막을 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  30. 제17항에 있어서, 상기 하부 전극 콘택을 형성하는 단계는
    상기 제2 층간절연막 내에 하부 전극 콘택홀을 형성하는 단계;
    상기 하부 전극 콘택홀을 포함하는 상기 제2 층간절연막 전면에 티타늄막과 티타늄 질화막의 적층막을 형성하는 단계; 및
    상기 티타늄막과 티타늄 질화막의 적층막을 평탄화시켜 상기 하부 전극 콘택홀 내에 매립하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
  31. 제30항에 있어서, 상기 티타늄막과 티타늄 질화막의 적층막을 형성하는 단계 전에 상기 하부 전극 콘택홀 내벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 제조방법.
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