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KR100617046B1 - Metal wiring formation method of semiconductor device - Google Patents

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KR100617046B1
KR100617046B1 KR1020040109607A KR20040109607A KR100617046B1 KR 100617046 B1 KR100617046 B1 KR 100617046B1 KR 1020040109607 A KR1020040109607 A KR 1020040109607A KR 20040109607 A KR20040109607 A KR 20040109607A KR 100617046 B1 KR100617046 B1 KR 100617046B1
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heater
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Abstract

본 발명은 금속배선 내부로 침투하는 수분이나 아웃-개싱을 제거하여 접촉 저항을 개선함과 동시에 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 실리콘 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 실리콘 기판의 전면에 베리어 금속막 및 텅스텐막을 차례로 형성하는 단계와, CMP 연마 공정으로 상기 층간 절연막 상부의 텅스텐막과 베리어 금속막을 차례로 연마하여 상기 비아홀의 내부에 텅스텐 플러그를 형성하는 단계와, 상기 텅스텐 플러그가 형성된 실리콘 기판을 텅스텐 증착 챔버의 히터위에 올려놓고 히팅하는 단계와, 상기 텅스텐 플러그를 통해 실리콘 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device to remove moisture or out-gassing penetrating into the metal wiring to improve contact resistance and to improve the reliability of the metal wiring. Forming a via hole by selectively removing the interlayer insulating film, forming a barrier metal film and a tungsten film on the entire surface of the silicon substrate including the via hole, and forming an upper portion of the interlayer insulating film by a CMP polishing process. Polishing the tungsten film and the barrier metal film in order to form a tungsten plug in the via hole, placing a silicon substrate on which the tungsten plug is formed on a heater of a tungsten deposition chamber, and heating the silicon substrate. Forming a metal wire electrically connected to the substrate It characterized by forming, including system.

비아홀, 금속 배선, 히터, 텅스텐, 플러그, 아웃-개싱 Via Hole, Metal Wiring, Heater, Tungsten, Plug, Out-Gasing

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}Method for forming metal line of semiconductor device

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도1A to 1C are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the prior art

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도2A to 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.

도면의 주요 부분에 대한 설명Description of the main parts of the drawing

100 : 반도체 기판 102 : 층간 절연막 100 semiconductor substrate 102 interlayer insulating film

104 : 베리어 금속막 106 : 텅스텐막104: barrier metal film 106: tungsten film

108 : 금속배선 112 : 비아홀108: metal wiring 112: via hole

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 금속배선 내부로 침투하는 수분이나 아웃-개싱을 제거하여 접촉 저항을 개선함과 동시에 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, a method for forming a metal wiring of a semiconductor device to improve the contact resistance and improve the reliability of the metal wiring by removing moisture or out-gassing that penetrate into the metal wiring. It is about.

일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각(dry etch)에 의한 패턴(pattern) 형성이 우수하다. 그리고 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin film have high electrical conductivity and are excellent in pattern formation by dry etching. In addition, it has been widely used as a wiring material for semiconductor circuits due to its excellent adhesion with a silicon oxide film and relatively low cost.

그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화 다층화되므로 토폴로지(topology)를 갖는 부분이나 콘택홀(contact hole) 또는 비아홀(Via Hole) 등의 내부에서 스텝커버리지(stecoverage)가 중요한 문제로 대두되었다.However, as the degree of integration of integrated circuits increases, the size of the device decreases and the wiring becomes finer and multilayered, so that step coverage is increased in a part having a topology or in a contact hole or via hole. It became an important issue.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the prior art.

도 1a에 도시한 바와 같이, 실리콘 기판(10)상에 층간 절연막(12)을 CVD 방식으로 증착하고, 포토 및 식각 공정을 통해 상기 층간 절연막(12)을 선택적으로 식각하여 비아홀(22)을 형성한다. As illustrated in FIG. 1A, an interlayer insulating layer 12 is deposited on a silicon substrate 10 by CVD, and the via insulating layer 12 is selectively etched through a photo and etching process to form a via hole 22. do.

이어, 상기 비아홀(22)을 포함한 층간 절연막(12) 상에 베리어 금속막(14)을 증착한다. 여기서, 상기 베리어 금속막(14)으로는 주로 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 연속 증착하여 사용한다.Subsequently, a barrier metal layer 14 is deposited on the interlayer insulating layer 12 including the via hole 22. Here, the barrier metal film 14 is mainly used by continuously depositing titanium (Ti) and titanium nitride (TiN).

그리고 상기 베리어 금속막(14) 상부에 비아홀(22)을 갭필(Gap fill)할 때까지 텅스텐막(16)을 CVD 방식으로 증착한다. The tungsten layer 16 is deposited by CVD until the via hole 22 is gap filled on the barrier metal layer 14.

도 1b에 도시한 바와 같이, CMP 공정을 이용하여 층간 절연막(12)상의 텅스 텐막(16)과 베리어 금속막(14)을 차례로 연마하여 제거하여 상기 비아홀(22)의 내부에 텅스텐 플러그(16a)를 형성한다.As shown in FIG. 1B, the tungsten film 16 and the barrier metal film 14 on the interlayer insulating film 12 are polished and removed sequentially, using a CMP process, and the tungsten plug 16a is formed inside the via hole 22. To form.

여기서, 상기 텅스텐막(16)과 베리어 금속막(14)의 CMP 연마시, 초순수(DI water, H2O)와 슬러리가 웨이퍼와 접촉하게 되는데, 상기 초순수와 슬러리내의 탄소(Carbon) 등의 성분이 베리어 금속막(14)내의 그레인 바운드리(Grain boundary)나 베리어 금속막(14)과 텅스텐막(16) 사이의 계면을 통해 침투하게 된다. Here, when CMP polishing of the tungsten film 16 and the barrier metal film 14, ultrapure water (DI water, H 2 O) and a slurry are brought into contact with the wafer, and the ultrapure water and components such as carbon in the slurry It penetrates through the grain boundary in the barrier metal film 14 or the interface between the barrier metal film 14 and the tungsten film 16.

도 1c에 도시한 바와 같이, 상기 텅스텐막(16)과 베리어 금속막(14)의 CMP 연마로 평탄화하여 상기 비아홀(22)의 내부에 텅스텐 플러그(16a)를 형성한 후, CVD 증착법으로 금속막을 증착한다.As shown in FIG. 1C, the tungsten film 16 and the barrier metal film 14 are planarized by CMP polishing to form a tungsten plug 16a in the via hole 22, and then a metal film is formed by CVD deposition. Deposit.

여기서, 상기 금속막으로는 알루미늄을 사용하며, 알루미늄의 상부나 하부에는 Ti 및 TiN을 연속 증착한다.Here, aluminum is used as the metal film, and Ti and TiN are continuously deposited on the upper and lower portions of the aluminum.

이어, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 패터닝하여 상기 텅스텐 플러그(16a)를 통해 상기 실리콘 기판(10)과 전기적으로 연결되는 금속배선(18)을 형성한다.Subsequently, the metal film is selectively patterned through a photo and etching process to form a metal wiring 18 electrically connected to the silicon substrate 10 through the tungsten plug 16a.

이때, 상기 베리어 금속막(14)내의 그레인 바운드리나 베리어 금속막(14)과 텅스텐막(16) 사이의 계면을 통해 침투한 초순수 및 슬러리 성분이 아웃-갯싱(Out-gassing)하여 방출된다(도면에서 화살표 방향). At this time, the ultra pure water and slurry components penetrated through the interface between the grain boundary layer or the barrier metal film 14 and the tungsten film 16 in the barrier metal film 14 are discharged out-gassing (drawings). Arrow direction).

즉, 상기 베리어 금속막(14)이 화학물질과 수분을 흡습하고, 이 상태에서 금속배선(18)이 형성이 되고 후속 공정에서 열처리(anneal)를 거치게 되면 베리어 금 속막(14) 안에 흡습 되었던 수분과 화학물질이 아웃-개싱(out-gassing)되면서 금속배선(18)을 밀어 올리게 되고 금속 리프팅을 발생시킨다. 이렇게 발생된 금속 리프팅은 소자내 금속배선의 단락을 유발시키고 생산성을 떨어트리고 신뢰성을 저하시키게된다. That is, when the barrier metal film 14 absorbs chemicals and moisture, and the metal wiring 18 is formed in this state and undergoes annealing in a subsequent process, the moisture absorbed in the barrier metal film 14 is absorbed. And chemicals are out-gassing, pushing up the metallization 18 and causing metal lifting. The metal lifting thus generated causes a short circuit of the metal wiring in the device, lowers productivity and lowers reliability.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 금속배선 내부로 침투하는 수분이나 아웃-개싱을 제거하여 접촉 저항을 개선함과 동시에 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention is to solve the conventional problems as described above, to remove the moisture or out-gassing penetrating into the metal wiring to improve the contact resistance and at the same time to improve the reliability of the metal wiring metal wiring The purpose is to provide a formation method.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 실리콘 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 실리콘 기판의 전면에 베리어 금속막 및 텅스텐막을 차례로 형성하는 단계와, CMP 연마 공정으로 상기 층간 절연막 상부의 텅스텐막과 베리어 금속막을 차례로 연마하여 상기 비아홀의 내부에 텅스텐 플러그를 형성하는 단계와, 상기 텅스텐 플러그가 형성된 실리콘 기판을 텅스텐 증착 챔버의 히터위에 올려놓고 히팅하는 단계와, 상기 텅스텐 플러그를 통해 실리콘 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring in a semiconductor device, forming an interlayer insulating film on a silicon substrate, selectively removing the interlayer insulating film, forming a via hole, and forming the via hole. Sequentially forming a barrier metal film and a tungsten film on the entire surface of the silicon substrate, and sequentially grinding the tungsten film and the barrier metal film on the interlayer insulating film by a CMP polishing process to form a tungsten plug in the via hole. And heating the silicon substrate on which the tungsten plug is formed on the heater of the tungsten deposition chamber, and forming a metal wiring electrically connected to the silicon substrate through the tungsten plug.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성 방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of forming metal wirings of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.2A through 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 실리콘 기판(100)상에 층간 절연막(102)을 CVD 방식으로 증착한다. 여기서, 상기 층간 절연막(102)은 USG(Undoped Silicate Glass) 또는 FSG(Fluorine Doped Silicate Glass), BPSG 중에서 어느 하나로 형성한다.As shown in FIG. 2A, an interlayer insulating film 102 is deposited on the silicon substrate 100 by CVD. The interlayer insulating layer 102 may be formed of any one of Undoped Silicate Glass (USG), Fluorine Doped Silicate Glass (FSG), and BPSG.

이어, 포토 및 식각 공정을 이용하여 상기 실리콘 기판(100)의 표면이 소정부분 노출되도록 상기 층간 절연막(102)을 선택적으로 식각하여 비아홀(112)을 형성한다.Subsequently, the via hole 112 may be formed by selectively etching the interlayer insulating layer 102 to expose a predetermined portion of the surface of the silicon substrate 100 using photo and etching processes.

그리고 상기 비아홀(112)을 포함한 층간 절연막(102) 상에 베리어 금속막(104)을 증착한다. 여기서, 상기 베리어 금속막(104)으로는 주로 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 연속 증착하여 사용한다. The barrier metal film 104 is deposited on the interlayer insulating film 102 including the via hole 112. Here, the barrier metal film 104 is mainly used by continuously depositing titanium (Ti) and titanium nitride (TiN).

이때 스텝커버리지를 향상시키기 위해 티타늄 나이트라이드는 금속유기화학기상증착(MOCVD : metal organic chemical vapor deposition)방법으로 증착한다.In this case, titanium nitride is deposited by metal organic chemical vapor deposition (MOCVD) to improve step coverage.

이어, 상기 베리어 금속막(104) 상부에 상기 비아홀(112)을 갭필(Gap fill)할 때까지 텅스텐막(106)을 CVD 방식으로 증착한다. Subsequently, the tungsten film 106 is deposited by CVD until the via hole 112 is gap filled on the barrier metal film 104.

도 2b에 도시한 바와 같이, CMP 공정을 이용하여 상기 층간 절연막(102)상의 텅스텐막(106)과 베리어 금속막(104)을 차례로 연마하여 상기 비아홀(112)의 내부에 텅스텐 플러그(106a)를 형성한다. As shown in FIG. 2B, the tungsten film 106 on the interlayer insulating film 102 and the barrier metal film 104 are sequentially polished by using a CMP process to form a tungsten plug 106a in the via hole 112. Form.

여기서, 상기 텅스텐막(106)과 베리어 금속막(104)의 CMP 연마시, 초순수(DI water, H2O)와 슬러리가 웨이퍼와 접촉하게 되는데, 이 초순수와 슬러리내의 탄소(Carbon)등의 성분이 베리어 금속막(104)내의 그레인 바운드리(Grain boundary)나 베리어 금속막(104)과 텅스텐막(106) 사이의 계면을 통해 침투하게 된다. Here, during CMP polishing of the tungsten film 106 and the barrier metal film 104, ultrapure water (DI water, H 2 O) and a slurry come into contact with the wafer, and the ultrapure water and components such as carbon in the slurry It penetrates through the grain boundary in the barrier metal film 104 or the interface between the barrier metal film 104 and the tungsten film 106.

도 2c에 도시한 바와 같이, 상기 텅스텐막(106) 및 베리어 금속막(104)의 CMP 공정 이후에 금속막 증착전에 450 ~ 480℃로 히팅이 되어있는 텅스텐 증착 챔버(도시되지 않음)에서 히터(heater) 위에 상기 텅스텐 플러그(106a)가 형성된 실리콘 기판(100)을 올려놓고 히팅한다.As shown in FIG. 2C, after the CMP process of the tungsten film 106 and the barrier metal film 104, a heater (not shown) is heated in a tungsten deposition chamber (not shown) which is heated at 450 to 480 ° C. before the metal film is deposited. The silicon substrate 100 on which the tungsten plug 106a is formed is placed on a heater and heated.

한편, 상기 히팅의 조건은 다음과 같다.On the other hand, the heating conditions are as follows.

첫 번째, 히터 위에서 아르곤이나 질소와 같은 가스없이 접촉에 의해서 히팅을 10sec이하로 해준다.First, heating is made less than 10 sec by contact without gas such as argon or nitrogen on the heater.

두 번째, 아르곤과 질소가스를 넣어서 챔버안을 5Torr 이상의 압력으로 만들어주므로 챔버 가스에 의해서 히팅이 된다.Second, since argon and nitrogen gas are put in the chamber to a pressure of 5 Torr or more, heating is performed by the chamber gas.

세 번째, 히터에 아르곤 가스를 넣어주어서 아르곤이 히터표면으로 이동하면서 히터의 열을 실리콘 기판에 전달하여 준다. 이러면서 웨이퍼는 고온으로 가열이 되고 웨이퍼의 비아홀(112)내의 베리어 금속막(104)에서 흡습하고 있던 수분과 화학물질들이 아웃개싱되게 된다. Third, argon gas is put into the heater to transfer the heat of the heater to the silicon substrate as the argon moves to the heater surface. At this time, the wafer is heated to a high temperature, and moisture and chemicals absorbed by the barrier metal film 104 in the via hole 112 of the wafer are outgassed.

이어, 상기 히팅 공정이 완료된 후 금속배선용 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 텅스텐 플러그(106a)를 통해 상기 실리콘 기판(100)과 전기적으로 연결되는 금속배선(108)을 형성한다.Subsequently, after the heating process is completed, a metal film for metal wiring is deposited, and the metal film is selectively removed through a photo and etching process to be electrically connected to the silicon substrate 100 through the tungsten plug 106a. 108).

여기서, 상기 금속막은 알루미늄(Al), 은(Ag), 구리(Cu)와 같은 금속 또는 이를 주성분으로 하는 합금막 등을 스퍼터링과 같은 물리적 증착법 또는 화학 기상 증착법(CVD) 등의 방법으로 증착한다.Here, the metal film is deposited on a metal such as aluminum (Al), silver (Ag), copper (Cu) or an alloy film containing the same as a main component by physical vapor deposition such as sputtering or chemical vapor deposition (CVD).

이때 상기 금속배선(108)을 형성한 후, 후속 공정의 열처리 공정을 진행해도 베리어 금속막(104)내에 흡습된 물질이 없으므로 금속 리프팅은 전혀 발생을 하지 않게 된다.At this time, since the metal wiring 108 is formed and no heat-absorbing material is formed in the barrier metal film 104 even when the heat treatment process of the subsequent process is performed, metal lifting does not occur at all.

한편, 상기와 같은 히팅 공정은 퍼니스(furnace)나 급속 열처리 공정(rapid thermal process)에서도 진행은 가능하나, 상기 퍼니스 공정은 시간이 많이 소요되므로 생산성이 떨어지고 급속 열처리 공정은 써멀 스트레스가 높아서 비아홀과 하부 금속배선에 영향을 줄 수가 있어서 효과적이지 못하다.On the other hand, the heating process as described above can proceed in a furnace (furnace) or rapid thermal process (rapid thermal process), but the furnace process takes a lot of time, so productivity is reduced and rapid heat treatment process is high thermal stress, via holes and lower It is not effective because it can affect the metal wiring.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the examples, but should be defined by the claims.

이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.As described above, the metal wiring forming method of the semiconductor device according to the present invention has the following effects.

즉, 텅스텐 평탄화 공정을 진행하면서 흡습된 화학물질과 수분을 텅스텐 증착 챔버에서 웨이퍼 히팅을 해주므로 써멀 스트레스없이 완전히 아웃개싱시킬 수가 있다. 그러므로 후속 공정 열처리 공정을 진행해도 발생 소스가 없으므로 금속 리프팅 발생을 완전히 제거시킬 수가 있다. In other words, the wafer is heated in the tungsten deposition chamber while the chemical and moisture absorbed during the tungsten planarization process can be completely outgassed without thermal stress. Therefore, even after the subsequent heat treatment process, there is no source of generation, so that metal lifting can be completely eliminated.

또한, 금속 리프팅 현상제거로 반도체 소자의 생산성이 높아지며 반도체 소자의 금속배선의 신뢰성 역시 높일 수 있다.In addition, the removal of the metal lifting phenomenon increases the productivity of the semiconductor device, it is also possible to increase the reliability of the metal wiring of the semiconductor device.

Claims (5)

실리콘 기판상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the silicon substrate; 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;Selectively removing the interlayer insulating film to form via holes; 상기 비아홀을 포함한 실리콘 기판의 전면에 베리어 금속막 및 텅스텐막을 차례로 형성하는 단계;Sequentially forming a barrier metal film and a tungsten film on the entire surface of the silicon substrate including the via hole; CMP 연마 공정으로 상기 층간 절연막 상부의 텅스텐막과 베리어 금속막을 차례로 연마하여 상기 비아홀의 내부에 텅스텐 플러그를 형성하는 단계;Forming a tungsten plug in the via hole by sequentially polishing the tungsten film and the barrier metal film on the interlayer insulating film by a CMP polishing process; 상기 텅스텐 플러그가 형성된 실리콘 기판을 텅스텐 증착 챔버의 히터위에 올려놓고 히팅하는 단계;Heating the silicon substrate on which the tungsten plug is formed on a heater of a tungsten deposition chamber; 상기 텅스텐 플러그를 통해 실리콘 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.And forming a metal wire electrically connected to the silicon substrate through the tungsten plug. 제 1 항에 있어서, 상기 히터는 450 ~ 480℃의 온도로 가열되어 있는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the heater is heated to a temperature of 450 ~ 480 ℃. 제 1 항에 있어서, 상기 실리콘 기판은 히터 위에서 아르곤이나 질소와 같은 가스없이 접촉에 의해서 히팅을 10sec이하로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the silicon substrate is heated to 10 sec or less by contact with a gas without a gas such as argon or nitrogen on a heater. 제 1 항에 있어서, 상기 실리콘 기판은 히터 위에서 아르곤과 질소가스를 넣어서 챔버안을 5Torr이상의 압력으로 만들어 챔버 가스에 의해서 히팅하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the silicon substrate is heated with chamber gas by argon and nitrogen gas being put on a heater to a pressure of 5 Torr or more. 제 1 항에 있어서, 상기 실리콘 기판은 히터에 아르곤 가스를 넣어주어서 아르곤이 히터표면으로 이동하면서 히터의 열을 실리콘 기판에 전달하여 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the silicon substrate is formed by transferring argon gas to the heater to transfer heat from the heater to the silicon substrate while argon moves to the heater surface.
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