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KR100615099B1 - 저항 소자를 구비하는 반도체 소자 및 그 제조방법. - Google Patents

저항 소자를 구비하는 반도체 소자 및 그 제조방법. Download PDF

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KR100615099B1
KR100615099B1 KR1020050016824A KR20050016824A KR100615099B1 KR 100615099 B1 KR100615099 B1 KR 100615099B1 KR 1020050016824 A KR1020050016824 A KR 1020050016824A KR 20050016824 A KR20050016824 A KR 20050016824A KR 100615099 B1 KR100615099 B1 KR 100615099B1
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KR
South Korea
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resistance pattern
resistance
pattern
insulating layer
well
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Application number
KR1020050016824A
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Inventor
오명환
강희성
류충렬
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

저항 소자를 구비하는 반도체 소자 및 그 제조방법이 제공된다. 상기 반도체 소자는 반도체 기판 내에 배치된 웰 저항패턴을 구비한다. 상기 웰 저항패턴 상부의 상기 반도체 기판 내에 적어도 상기 웰 저항패턴의 양 단부에 활성영역들을 한정하는 분리 절연막이 배치된다. 상기 활성영역들 사이의 상기 분리 절연막 상에 상부 저항 패턴이 배치된다. 저항 연결체(resistor connector)가 상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 전기적으로 직렬 연결시킨다.
저항 소자, 웰, 폴리실리콘

Description

저항 소자를 구비하는 반도체 소자 및 그 제조방법.{semiconductor device including resistor and method of fabricating the same}
도 1은 본 발명의 일 실시예에 의한 저항소자를 구비하는 반도체 소자를 나타낸 평면도이다.
도 2는 도 1의 Ⅰ~ Ⅰ′선에 따라 취해진 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 저항소자를 구비하는 반도체 소자를 나타낸 평면도이다.
도 4는 도 3의 Ⅱ~ Ⅱ′선에 따라 취해진 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 저항소자를 구비하는 반도체 소자를 나타낸 평면도이다.
도 6은 도 5의 Ⅲ~ Ⅲ′선에 따라 취해진 단면도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 의한 저항소자를 구비하는 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 11은 본 발명의 다른 실시예에 의한 저항소자를 구비하는 반도체 소자의 제조방법을 나타낸 단면도이다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 의한 저항소자를 구비하는 반도체 소자의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적화에 부합되면서도 충분한 저항값을 갖는 저항소자를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 다수의 단위셀들이 규칙적으로 배열되는 셀 영역과 상기 셀 영역의 주변에 위치하여 상기 단위셀들을 구동 및 제어하기 위한 주변영역으로 구성된다. 상기 주변 영역에는 상기 단위 셀들을 구동시키기 위한 트랜지스터, 다이오드 및 저항 소자가 형성된다.
종래, 상기 주변 영역에 형성되는 저항 소자로는 반도체 기판 내에 불순물들의 확산층으로 이루어지는 웰 저항소자(well resistor)를 이용하거나, 상기 반도체 기판상에 형성되는 폴리실리콘 저항소자(polisilicon resistor)가 사용되어 왔다. 또한, 상기 주변 영역의 서로 다른 영역에 상기 웰 저항소자 및 상기 폴리실리콘 저항 소자를 형성하고 회로에서 요구되는 저항값을 갖는 저항소자를 선택하여 사용하여 왔다. 예를 들어, 폴리 실리콘으로 이루어진 저항소자를 구비하는 반도체 소자가 미국 특허 제4,620,212호에 "폴리 실리콘 저항소자를 갖는 반도체소자 (Semiconductor device with a resistor of polycrystalline silicon)"라는 제목으로 오가사와라 (Kazuo Ogasawara)에 의하여 개시된 바 있다. 또한, 게이트 전극 형성후, 소스/드레인 영역과 접하는 콘택 플러그 형성시 상기 주변영역에 형성된 폴리실리콘 저항소자를 갖는 반도체 메모리 소자가 미국특허 제6,172,389호에 "감소된 면적을 차지하는 저항 소자를 갖는 반도체 메모리 소자(Semiconductor memory device having a reduced area for a resistor element)"라는 제목으로 사코(Sakoh)에 의하여 개시된 바 있다.
한편, 상기 트랜지스터와 같은 능동소자는 급격한 속도로 직접화가 진행되고 있다. 그러나, 수동 소자인 상기 저항 소자의 경우에는 회로에서 요구하는 큰 저항값을 만족시키기 위하여는 스케일 다운에 한계가 있다. 즉, 큰 저항값을 얻기 위하여는 상기 저항 소자의 길이를 증가시켜야 하나, 이 경우 칩 면적에 대비하여 상기 저항 소자가 차지하는 면적이 증가하게 되어 전체적인 칩 면적이 증가하여야 하는 문제점이 발생한다. 따라서, 고집적화된 반도체 소자에서 사용되는 저항소자는 점유하는 면적은 작으면서도 충분히 큰 저항값을 가질 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 감소된 면적을 갖는 저항소자를 구비하는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 감소된 면적내에서 충분히 큰 저항값을 갖는 저항소자를 구비하는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 일태양은 감소된 면적과 충분한 저항값을 갖는 저항소자를 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판 내에 배치된 웰 저 항패턴을 구비한다. 상기 웰 저항패턴 상부의 상기 반도체 기판 내에 적어도 상기 웰 저항패턴의 양 단부에 활성영역들을 한정하는 분리 절연막이 배치된다. 상기 활성영역들 사이의 상기 분리 절연막 상에 상부 저항 패턴이 배치된다. 저항 연결체(resistor connector)가 상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 전기적으로 직렬 연결시킨다.
일 실시예에서,상기 웰 저항패턴은 N형 또는 P형 불순물 이온들로 도핑된 불순물 확산층일 수 있다.
다른 실시예에서, 상기 상부 저항 패턴은 폴리실리콘막 패턴일 수 있다. 상기 폴리실리콘막 패턴은 N형 또는 P형 불순물 이온들로 도핑될 수 있다.
또 다른 실시예에서, 상기 상부 저항 패턴은 폴리실리콘 게이트 전극과 동시에 형성될 수 있다.
또 다른 실시예에서, 상기 웰 저항패턴은 평면도로 부터 보여질 때 상기 활성영역들을 서로 연결하는 직선 방향과 대응되는 길이 및 그에 수직한 폭을 갖는 직사각형상을 갖을 수 있다. 이 경우, 상기 상부 저항패턴은 상기 웰 저항 패턴 상부에 배치되고 평면도로 부터 보여질 때 상기 웰 저항패턴과 동일한 방향의 길이 및 폭을 갖는 직사각형상을 갖을 수 있다.
또 다른 실시예에서, 상기 활성영역들 사이의 상기 웰 저항패턴에 적어도 하나의 반도체 영역이 상기 분리 절연막에 의하여 한정될 수 있다. 이 경우, 상기 활성영역들 및 상기 반도체 영역은 상기 웰 저항패턴에 의하여 서로 연결된다. 또한, 적어도 상기 반도체 영역의 상기 반도체 기판 상에 상기 웰 저항패턴과 상기 상부 저항패턴을 전기적으로 절연시키는 저항간 절연막이 배치될 수 있다.
또 다른 실시예에서, 상기 반도체 기판 상에 상기 상부 저항패턴을 덮도록 층간 절연막이 배치될 수 있다. 이 경우, 상기 저항 연결체는 상기 층간 절연막을 관통하도록 배치된다. 상기 저항 연결체는 상기 층간 절연막을 관통하여 상기 활성영역들 중 선택된 하나와 접하고 그에 인접하는 상기 상부 저항패턴의 일단부와 접하도록 연장된 하나의 저항 콘택 플러그일 수 있다. 이와는 달리, 상기 저항 연결체는 상기 층간 절연막을 관통하여 상기 활성영역들 중 선택된 하나와 접하는 제1 저항 콘택 플러그, 상기 층간 절연막을 관통하여 상기 선택된 활성영역과 인접하는 상기 상부 저항패턴의 일단부와 접하는 제2 저항 콘택 플러그 및 상기 제1 및 제2 저항 콘택 플러그의 상부면들과 접하도록 상기 층간 절연막 상에 배치된 저항 연결배선을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 층간 절연막을 관통하여 상기 활성영역들 중 다른 하나와 접하는 제1 배선 콘택 플러그 및 상기 상부 저항패턴의 타단부와 접하는 제2 배선 콘택 플러그를 더 포함할 수 있다. 상기 층간 절연막 상에 상기 제1 배선 콘택 플러그 및 상기 제2 배선 콘택 플러그와 각각 접하도록 제1 배선 및 제2 배선이 배치될 수 있다.
본 발명의 다른 태양에 의하면, 상기 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 내에 서로 이격된 적어도 두개의 활성영역들을 한정하는 분리 절연막을 형성하는 것을 구비한다. 상기 활성영역들 및 분리 절연막 하부의 상기 반도체 기판 내에 상기 활성영역들을 연결시키는 웰 저항패턴을 형성한다. 상 기 활성영역들 사이의 상기 분리 절연막 상에 상부 저항 패턴을 형성한다. 상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 전기적으로 직렬 연결시키는 저항 연결체를 형성한다.
일 실시예에서, 상기 웰 저항패턴을 형성하는 것은 상기 반도체 기판 상에 상기 활성영역들 및 그들 사이의 상기 분리 절연막을 노출시키는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하는 것을 포함할 수 있다.
다른 실시예에서, 상기 상부 저항패턴은 폴리실리콘막 패턴으로 형성될 수 있다. 이 경우, 상기 상부 저항패턴은 폴리실리콘 게이트 전극과 동시에 형성될 수 있다.
또 다른 실시예에서, 상기 분리 절연막을 형성하는 것은 상기 활성영역들 사이에 적어도 하나의 반도체 영역을 한정하는 것을 더 포함할 수 있다. 이 경우에, 상기 웰 저항패턴을 형성하기 전에, 적어도 상기 반도체 영역의 상기 반도체 기판 상에 상기 웰 저항패턴과 상기 상부 저항패턴을 전기적으로 절연시키는 저항간 절연막을 형성할 수 있다.
다른 실시예에서, 상기 상부 저항패턴을 형성한 후에, 상기 반도체 기판 상에 상기 상부 저항패턴을 덮는 층간 절연막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 저항 연결체는 상기 층간 절연막을 관통하도록 형성된다. 상기 저항 연결체를 형성하는 것은 상기 층간절연막을 패터닝하여 상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 연속적으로 노출시키 는 저항 콘택홀을 형성하는 것, 및 상기 저항 콘택홀을 채우는 저항 콘택플러그를 형성하는 것을 포함 할 수 있다. 이와는 달리, 상기 저항 연결체를 형성하는 것은 상기 층간 절연막을 패터닝하여 상기 활성영역들 중 선택된 하나를 노출시키는 제1 저항 콘택홀 및 상기 선택된 활성영역과 인접하는 상기 상부 저항패턴의 일단부를 노출시키는 제2 저항 콘택홀을 형성하는 것, 상기 제1 저항 콘택홀 및 상기 제2 저항 콘택홀을 각각 채우는 제1 저항 콘택플러그 및 제2 저항 콘택 플러그를 형성하는 것 및 상기 층간 절연막 상에 상기 제1 저항 콘택 플러그 및 상기 제2 저항 콘택 플러그를 연결시키는 저항 연결배선을 형성하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 저항 연결체를 형성함과 동시에 상기 층간 절연막을 관통하여 상기 활성영역들 중 다른 하나와 접하는 제1 배선 콘택 플러그 및 상기 상부 저항패턴의 타단부와 접하는 제2 배선 콘택 플러그를 형성할 수 있다.
또 다른 실시예에서, 상기 상부 저항패턴을 형성한 후에, 상기 상부 저항패턴의 측벽을 덮는 절연성 스페이서를 형성할 수 있다. 더 나아가, 상기 활성영역들의 상기 반도체 기판 표면부에 상기 웰 저항패턴과 동일한 도전형의 불순물 이온들로 도핑되고, 상기 웰 저항패턴 보다 높은 불순물 농도를 갖는 고농도 도핑층들(high-doped layers)을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 의한 저항소자를 구비하는 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 Ⅰ~ Ⅰ′선에 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 내에 웰 저항패턴(104)이 배치된다. 상기 웰 저항패턴(104)은 상기 반도체 기판(100)의 셀 영역 주변에 위치한 주변 영역에 배치될 수 있다. 상기 반도체 기판(100)은 제1 도전형의 불순물 이온들로 도핑된 실리콘 기판일 수 있다. 예를 들어 상기 반도체 기판(100)은 P형 실리콘 기판일 수 있다. 상기 웰 저항패턴(104)은 상기 제1 도전형과 반대의 제2 도전형을 갖는 불순물들의 확산층이다. 예를 들어, 상기 반도체기판(100)이 P형 실리콘 기판인 경우에, 상기 웰 저항패턴(104)은 아세닉(As), 인(P) 또는 안티모니(Sb)와 같은 앤형 불순물들의 확산층일 수 있다.
상기 웰 저항패턴(104) 상부의 상기 반도체 기판(100) 내에, 상기 웰 저항패턴(104)의 양 단부에 활성영역들(103a, 103b)을 한정하는 분리 절연막(102)이 배치된다. 상기 분리 절연막(102)은 실리콘 산화막일 수 있다. 이하에서는, 설명의 편의를 위하여 상기 활성영역들(103a, 103b) 중 도 1의 좌측에 도시된 활성영역을 제1 활성영역(103a)라 하고, 상기 제1 활성영역(103a)의 우측에 도시된 활성영역을 제2 활성영역(103b)이라 할 것이다. 상기 활성영역들(103a,103b)의 사이의 상기 분리 절연막(102) 상에 상부 저항패턴(106)이 배치된다. 상기 상부 저항패턴(106) 은 폴리실리콘막 패턴일 수 있다. 상기 폴리실리콘막 패턴은 N형 불순물 이온들 또는 P형 불순물 이온들로 도핑될 수 있다. 상기 상부 저항패턴(106)의 측벽들 상에 예를 들어, 실리콘 질화막과 같은 절연막으로 이루어진 절연성 스페이서들(108)이 배치될 수 있다.
도 1에 도시된 바와 같이, 상기 웰 저항패턴(104)은 상기 활성영역들(103a,103b)을 서로 연결하는 직선 방향과 대응되는 길이(L1) 및 상기 길이(L1)에 수직한 폭(W1)을 갖는 직사각형상을 갖을 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 웰 저항패턴(104)의 저항값을 증가시키기 위하여 지그재그 형상과 같은 다양한 형상으로 변형될 수 있다. 상기 상부 저항패턴(106)은 상기 웰 저항패턴(104)의 상부에 배치되고, 상기 활성영역들(103a,103b) 사이의 상기 분리절연막(102)에 의하여 상기 웰 저항패턴(104)과 전기적으로 절연된다. 상기 상부 저항패턴(106)은 상기 웰 저항패턴(104)의 상부에, 상기 웰 저항패턴(104)과 실질적으로 동일한 형상을 갖도록 배치될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 상부 저항패턴(106) 또한 저항값을 증가시키기 위하여 다양한 형상으로 변형될 수 있다. 상기 웰 저항패턴(104)이 상술한 바와 같이 직사각형상을 갖는 경우에, 상기 상부 저항패턴(106) 또한, 상기 웰 저항패턴(104)의 길이(L1) 및 폭(W1)과 동일한 방향의 길이(L2) 및 폭(W2)을 갖는 직사각형상을 가질 수 있다. 이 경우, 상기 상부 저항패턴(106)의 길이(L2)는 상기 웰 저항패턴(104)의 길이(L1) 보다 작은 길이를 가질 수 있다. 반면, 상기 상부 저항패턴(106)의 폭(W2)은 도 1에 도시된 바와 같이 상기 웰 저항패턴(104)의 폭(W1)보다 작거나, 이와는 달리 상기 웰 저항패 턴(104)의 폭(W1) 보다 클 수 있다.
계속하여, 도 1 및 도 2를 참조하면, 상기 활성영역들(103a,103b)의 상기 반도체기판(100) 표면부에 고농도 도핑층들(high-doped layers;110)이 배치될 수 있다. 상기 고농도 도핑층들(110)은 상기 웰 저항패턴(104)과 동일한 도전형의 불순물 이온들로 도핑된 영역들이다. 예를 들어, 상기 웰 저항패턴(104) 및 상기 고농도 도핑층들(110) N형 불순물들의 확산층들일 수 있다. 이 경우에, 상기 고농도 도핑층들(100)은 상기 웰 저항패턴(104)의 불순물 농도보다 높은 불순물 농도를 갖을 수 있다. 예를 들어, 상기 고농도 도핑층들(110) 내의 불순물 농도는 셀 영역에 형성되는 소스/드레인 영역의 불순물 농도와 동일할 수 있다.
상기 반도체 기판(100) 상에 상기 상부 저항패턴(106)을 덮는 층간절연막(118)이 배치된다. 상기 층간 절연막(118)은 유에스지막(USG layer), 비피에스지막(BPSG layer), 피에스지막(PSG layer) 또는 테오스막(TEOS layer)과 같은 실리콘 산화막일 수 있다. 상기 웰 저항패턴(104) 및 상기 상부 저항패턴(106)은 상기 층간절연막(118)을 관통하는 저항 연결체(125)에 의하여 서로 전기적으로 연결된다. 도 2에 도시된 바와 같이, 상기 저항 연결체(125)는 상기 층간절연막(118)을 관통하여 상기 제1 활성영역(103a)의 반도체 표면과 접하는 제1 저항 콘택플러그들(120a), 상기 층간절연막을 관통하여 상기 제1 활성영역(103a)과 인접한 상기 상부 저항패턴(106)의 일단부와 접하는 제2 저항 콘택 플러그들(120b), 및 상기 제1 및 제2 저항 콘택플러그들(120a,120b)의 상부면들과 접하도록 상기 층간절연막(118) 상에 배치되어 상기 제1 및 제2 저항 콘택플러그들(120a,120b)을 서로 연결하는 저 항 연결배선(124)을 포함할 수 있다. 도 1에 의하면, 상기 제1 및 제2 저항 콘택플러그들(120a,120b)은 각각 2개의 콘택 플러그들로 구성된다. 그러나, 상기 제1 및 제2 저항 콘택플러그들(120a,120b) 각각의 갯수는 이에 한정되는 것이 아니며, 디자인룰에 따라 다양하게 변형될 수 있다. 즉, 상기 제1 및 제2 저항 콘택플러그들(120a,120b)은 각각 단일 콘택플러그로 이루어질 수 있으며, 3개 이상의 콘택플러그들로 이루어질 수 도 있다. 상술한, 제1 및 제2 저항 콘택플러그들(120a,120b) 각각을 구성하는 콘택 플러그들의 갯수에 대한 설명은 이하에서 설명될 다른 콘택 플러그들에 대하여도 적용될 수 있다.
상기 제2 활성영역(103b)의 반도체 표면은 상기 층간절연막(118)을 관통하는 제1 배선 콘택플러그들(122a)와 접하며, 상기 제1 배선 콘택플러그들(122a)의 상부면은 상기 층간절연막(118) 상에 배치된 제1 배선(124a)와 접한다. 또한, 상기 상부 저항패턴(106)의 타단부는 상기 층간절연막(118)을 관통하는 제2 배선 콘택플러그들(122b)와 접하며, 상기 제2 배선 콘택플러그들(122a)의 상부면은 상기 층간절연막(118) 상에 배치된 제2 배선(124b)와 접한다.
상술한 바와 같이 본 발명에 의하면, 웰 저항패턴(104) 상부의 상기 분리절연막(102) 상에 상기 상부 저항패턴(106)이 배치된다. 또한, 상기 웰 저항패턴(104) 및 상기 상부 저항패턴(106)은 상기 저항 연결체(125)에 의하여 전기적으로 직렬연결된다. 상기 저항 연결체(125)에 의하여 직렬연결된 상기 웰 저항패턴(104) 및 상기 상부 저항패턴(106)은 반도체 소자의 저항소자를 구성한다. 이 때, 상기 상부 저항패턴(106)은 상기 웰 저항패턴(104) 상부에 상기 웰 저항패턴(104) 의 면적 보다 작은 면적을 갖도록 중첩되거나, 실질적으로 동일한 면적을 갖도록 중첩된다. 그 결과, 본 발명에 의한 저항소자는 반도체 기판 상에서 종래의 저항소자들 보다 감소된 면적을 차지하면서도 충분히 큰 저항을 가질 수 있다.
한편, 상기 웰 저항패턴(104) 및 상기 상부 저항패턴(106)으로 구성된 저항소자에 인가되는 파워가 증가하는 경우 발생하는 주울열에 의하여 상기 웰 저항패턴(104) 및 상기 상부 저항패턴(106)의 온도가 증가하게 된다. 상기 웰 저항패턴(104)은 상기 분리 절연막(102)에 비하여 상대적으로 높은 열전도율을 갖는 상기 반도체 기판(100) 내에 형성되기 때문에 온도 증가가 안정적인 범위내에서 억제될 수 있다. 그러나, 상대적으로 열전도율이 낮은 상기 분리절연막(102) 상에 배치되는 상기 상부 저항패턴(106)의 경우는 열방출이 효과적으로 이루어지지 않아 그 온도가 임계치 이상으로 증가할 수 있다. 이 경우, 상기 제1 및 제2 배선들(124a, 124b)의 금속원자들이 전류에 의하여 이동하게 되는 이른바 전기 이동(electro-migration) 현상에 의하여 상기 제1 및 제2 배선들(124a,124b)에 오픈 불량이 발생할 수 있다. 특히, 상기 제1 및 제2 배선들(124a,124b)이 알루미늄과 같이 낮은 녹는점을 갖는 경우에 상기 전기 이동현상에 의한 오픈 불량은 더욱 심각해 질 수 있다. 그러나, 본 발명에 의하면, 상기 상부 저항패턴(106)에 발생한 주울열이 상기 제2 콘택 플러그들(120b), 상기 저항간 배선(124) 및 상기 제1 콘택 플러그들(120a)를 통하여 상기 분리절연막(102) 보다 높은 열전도율을 갖는 상기 반도체 기판으로 효과적으로 방출될 수 있다. 그 결과, 상기 상부 저항패턴(106)의 온도 증가가 안정적인 범위내에서 억제될 수 있어 상술한 배선의 오픈 불량이 방지될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 저항소자를 구비하는 반도체 소자를 나타낸 평면도이고, 도 4는 도 3의 Ⅱ~ Ⅱ′선에 따라 취해진 단면도이다.
도 3 및 도 4를 참조하면, 웰 저항패턴(104) 및 상부 저항패턴(106)을 연결하기 위한 저항 연결체는 층간절연막(118)을 관통하여 상기 제1 활성영역(103a)과 접하고, 상기 제1 활성영역(103a)에 인접하는 상기 상부 저항패턴(106)의 일단부와 접하도록 연장된 저항 콘택플러그들(220)로 이루어진다. 본 실시예에 의하면, 상술한 본 발명의 일실시예에와 달리 상부 저항패턴(106)에서 발생한 주울열이 상기 저항 연결배선(도 2의 124)를 통하지 않고도 상기 저항 콘택플러그들(220)을 통하여 반도체기판(100)으로 직접 방출될 수 있다. 그 결과, 상기 상부 저항패턴(106)에서 발생한 주울열이 보다 효과적으로 방출될 수 있게 되어 상기 상부 저항패턴(106)의 온도증가에 의한 문제점들이 보다 안정적으로 억제될 수 있다.
도 5는 본 발명의 또 다른 실시예에 의한 저항소자를 구비하는 반도체 소자를 나타낸 평면도이고, 도 6은 도 5의 Ⅲ~ Ⅲ′선에 따라 취해진 단면도이다.
도 5 및 도 6을 참조하면, 웰 저항패턴(304) 상부의 반도체 기판(100) 내에 상기 웰 저항패턴(104)의 양단들에 활성영역들(103a,103b) 및 상기 활성영역들(103a,103b) 사이에 반도체 영역들(303′)을 한정하는 분리 절연막(302)이 배치된다. 상기 분리 절연막(302)에 의하여 한정된 반도체 영역들(303′)은 상기 분리 절연막(302)에 의하여 노출된 상기 반도체 기판(100)의 영역들이다. 상부 저항패턴(106)은 상기 활성영역들(103a,103b) 사이의 상기 분리 절연막(302) 상에 상기 반도체 영역들(303′)들을 가로지르도록 배치될 수 있다. 상기 반도체 영역들(303′)의 형상 및 갯수는 디자인룰에 의하여 다양하게 변형될 수 있다. 상기 상부 저항패턴(106)은 적어도 상기 반도체 영역들(303′) 상에 배치된 저항간 절연막(305)에 의하여 상기 웰 저항패터(304)과 전기적으로 절연된다. 상기 저항간 절연막(305)은 도 6에 도시된 바와 같이 상기 상부 저항패턴(106)과 중첩되도록 상기 분리 절연막(108) 및 상기 반도체 영역들(303′) 상에 연속적으로 배치될 수 있다. 상기 저항간 절연막(305)은 상기 반도체 기판(100)의 셀영역에 형성되는 모스 트랜지스터의 게이트 절연막과 동시에 형성될 수 있으며, 실리콘 산화막, 실리콘 산질화막 또는 고유전막일 수 있다.
상기 반도체 영역들(303′)은 상기 상부 저항패턴(106)이 재현성있는 형상을 갖도록 하기 위하여 도입된다. 일반적으로, 분리 절연막은 얕은 트렌치 분리(Shallow Trench Isolation ;STI) 공정에 의하여 형성될 수 있는데, 상기 분리 절연막이 활성영역들 사이에서 큰 폭을 갖는 경우에, 상기 STI 공정을 통하여 상기 분리 절연막을 형성하는 공정 중에 디싱(dishing) 현상이 발생할 수 있다. 그 결과, 상기 분리 절연막은 그 상부면이 오목한 프로파일을 가질 수 있다. 이 경우, 상기 분리 절연막 상에 형성되는 상부 저항패턴이 상기 분리 절연막의 상부면 프로파일의 영향으로 재현성 있는 형상을 갖기 어렵게 되어 그 저항값이 설계 값과 다르게 변동될 수 있다. 본 실시예에 의하면, 상기 활성영역들(103a,103b) 사이에 적어도 하나의 반도체 영역들(303′)이 한정됨으로써, 상기 분리 절연막(302)은 도 6에 도시된 바와 같이 단면도로 부터 보여질때 상기 활성영역들(103a,103b) 사이에 서 상기 디싱 현상의 발생이 억제될 수 있는 적절한 폭을 갖는다. 그 결과, 상기 상기 상부 저항패턴(106)은 안정적이고 재현성 있는 형상을 가질 수 있다.
한편, 도 6에 도시된 바와 같이, 상기 웰 저항패턴(304) 및 상기 상부 저항패턴(106)은 제1 저항 콘택플러그(120a), 제2 저항 콘택플러그(120b) 및 저항 연결배선(125)을 포함하는 저항 연결체(125)에 의하여 연결될 수 있다. 이와는 달리, 상기 웰 저항패턴(304) 및 상기 상부 저항패턴(106)은 도 4에 도시된 바와 같이 층간 절연막(118)을 관통하여 제1 활성영역(103a)와 접하고, 그에 인접하는 상기 상부 저항패턴(106)의 일단부와 접하도록 연장된 저항 콘택플러그에 의하여 연결될 수 있다.
이하, 본 발명의 실시예들에 의한 저항소자를 구비하는 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 7 내지 도 10은 본 발명의 일 실시예에 의한 저항소자를 구비하는 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 7 내지 도 10은 도 1의 Ⅰ~Ⅰ′선에 따라 취해진 단면도들이다.
도 1 및 도 7을 참조하면, 반도체 기판(100) 내에 서로 이격된 두개의 활성영역들(103a,103b)를 한정하는 분리 절연막(102)이 배치된다. 상기 반도체 기판(100)은 제1 도전형, 예를 들어 P형 불순물들로 도핑된 P형 실리콘 기판일 수 있다. 상기 분리 절연막(102)은 예를 들어, STI 공정을 사용하여 실리콘 산화막으로 형성될 수 있다. 상기 분리 절연막(102)을 갖는 상기 반도체 기판(100) 상에 상기 활성영역들(103a,103b) 및 그들 사이의 상기 분리 절연막(102)을 노출시키는 마스 크 패턴(도시하지 않음)을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴으로 형성될 수 있다. 이후, 상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판(100) 내에 불순물 이온들을 주입하여 상기 활성영역들(103a,103b) 및 그들 사이의 상기 분리 절연막 하부에 상기 활성영역들 (103a,103b)을 연결시키는 웰 저항패턴(104)를 형성한다. 이 경우에, 상기 웰 저항패턴(104)은 상기 반도체 기판(100)과 반대의 제2 도전형을 갖는 불순물들의 확산층일 수 있다. 예를 들어, 상기 반도체기판이 P형 실리콘 기판인 경우에 상기 웰 저항패턴(104)은 N형 불순물들의 확산층일 수 있다. 도 1에 도시된 바와 같이 상기 웰 저항패턴(104)은 직사각형상을 갖도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 웰 저항패턴(104)을 형성한 후 상기 마스크 패턴을 제거한다. 상기 마스크 패턴이 포토레지스트 패턴인 경우에,상기 포토레지스트 패턴은 산소 플라즈마를 사용한 애슁 공정에 의하여 제거될 수 있다.
도 1 및 도 8을 참조하면, 상기 웰 저항패턴(106)을 갖는 반도체 기판 상에 상부 저항막(도시하지 않음)을 형성한다. 상기 상부 저항막은 폴리실리콘막으로 형성될 수 있다. 상기 폴리실리콘막은 이온 주입공정을 통하여 N형 또는 P형 불순물 이온들로 도핑될 수 있다. 이와는 달리, 상기 폴리실리콘막은 N형 또는 P형 불순물 이온들로 인-시츄 도핑될 수 있다. 이후, 상기 상부 저항막을 패터닝하여 상기 활성영역들(103a,103b) 사이의 상기 분리 절연막(102) 상에 상부 저항패턴(106)을 형성한다. 상기 상부 저항패턴(106)은 상기 웰 저항패턴(104) 상부에 상기 웰 저항패턴(104)과 실질적을 동일한 형상을 갖도록 형성될 수 있다. 예를 들어, 상 기 웰 저항패턴(104)이 도 1에 도시된 바와 같이 직사각형상을 갖는 경우에, 상기 상부 저항패턴(106) 또한, 직사각형상을 갖도록 형성될 수 있다. 상기 상부 저항패턴(106)이 형성되는 동안 상기 반도체 기판(100)의 셀영역에는 폴리실리콘 게이트 전극이 형성될 수 있다. 한편, 도면에 도시하지는 않았지만, 상기 상부 저항막을 형성하기 전에 상기 반도체 기판(100) 상에 소정 두께를 갖는 절연막이 형성될 수 있다. 상기 절연막은 셀영역의 게이트 절연막과 동시에 형성되며, 실리콘 산화막, 실리콘 질화막 또는 고유전막으로 형성될 수 있다.
상기 상부 저항패턴(106)의 측벽들 상에는 통상의 스페이서 형성공정을 통하여 절연성 스페이서들(108)이 형성될 수 있다. 상기 절연성 스페이서들(108)은 실리콘 질화막으로 형성될 수 있다. 다음으로, 상기 상부 저항패턴(106) 및 상기 절연성 스페이서들(108)을 이온주입 마스크로 사용하여 상기 반도체 기판(100)내에 불순물 이온들은 주입한다. 그 결과, 상기 활성영역들(103a,103b)의 반도체 기판 표면부에 고농도 도핑층들(110)이 형성된다. 상기 고농도 도핑층들(110)은 상기 반도체 기판의 셀영역에 형성되는 모스 트랜지스터들의 소스/드레인 이온 주입 공정 중에 함께 형성될 수 있다. 이 경우에, 상기 고농도 도핑층들(110)은 상기 웰 저항패턴(104)과 동일한 도전형의 불순물 이온들의 확산층일 수 있으며, 상기 웰 저항패턴(104) 보다 높은 불순물 농도를 가질 수 있다.
도 1 및 도 9를 참조하면, 상기 상부 저항패턴(106)의 양단부를 노출시키고, 그 중심부를 덮는 실리사이드화 방지막(silicadation blocking layer;112)을 형성할 수 있다. 상기 실리사이드화 방지막(112)은 실리콘 질화막, 또는 실리콘 산화 막 및 실리콘 질화막의 적층막으로 형성될 수 있다. 상기 실리사이드화 방지막(112)은 후속의 실리사이드화 공정 중에 상기 상부 저항패턴(106)의 상부에 금속 실리사이드막이 형성되는 것을 방지하기 위하여 형성된다. 따라서, 상기 실리사이드화 공정이 생략되는 경우에, 상기 실리사이드화 방지막(112) 또한 생략될 수 있다. 상기 실리사이드화 방지막(112)을 형성 한 후 통상의 실리사이드화 공정을 수행하여 상기 활성영역들(103a,103b) 및 상기 상부 저항패턴(106)의 양단부 상에 금속 실리사이드막들(114)을 형성할 수 있다. 상기 금속 실리사이드막들(114)은 후속 공정에 의하여 형성되는 콘택 플러그들의 접촉저항을 감소시키기 위하여 형성되며, 예를 들어, 코발트 실리사이드막(CoSi2 layer), 니켈 실리사이드막(NiSi2), 탄탈륨 실리사이드막(TaSi) 또는 텅스텐 실리사이드막(WSi layer)로 형성될 수 있다. 다음으로, 상기 금속 실리사이드막들(114)을 갖는 상기 반도체 기판의 전면 상에 식각 정지막(116)을 콘포말하게 형성할 수 있다. 상기 식각 정지막(116)은 예를 들어, 실리콘 질화막으로 형성될 수 있다.
도 1 및 도 10을 참조하면, 상기 식각정지막(116) 상에 층간 절연막(118)을 형성한다. 상기 층간 절연막(118)은 예를 들어, 유에스지막(USG layer), 비피에스지막(BPSG layer), 피에스지막(PSG layer) 또는 테오스막(TEOS layer)과 같은 실리콘 산화막으로 형성될 수 있다. 다음으로, 상기 층간 절연막(118) 및 상기 식각저지막(116)을 차례로 패터닝하여 상기 활성영역들(103a,103b)들 중 선택된 하나, 예를 들어, 제1 활성영역(103a)을 노출시키는 제1 저항 콘택홀(119a) 및 상기 제1 활 성영역(103a)과 인접한 상기 상부 저항패턴(106)의 일단부를 노출시키는 제2 저항 콘택홀(119b)을 형성한다. 동시에, 제2 활성영역(103b)을 노출시키는 제1 배선 콘택홀(121a) 및 상기 상부 저항패턴(106)의 타단부를 노출시키는 제2 배선 콘택홀(121b)을 형성한다. 상기 금속 실리사이드막들(114)이 형성된 경우에, 상기 콘택홀들(119a,119b,121a,121b)는 상기 금속 실리사이드막들(114)을 노출시키도록 형성될 수 있다. 이후, 상기 반도체 기판 상의 전면에 상기 콘택홀들(119a,119b, 121a,121b)을 채우는 제1 도전막, 예를 들어 텅스텐막을 형성하고, 평탄화 공정을 수행하여 상기 제1 저항 콘택홀(119a) 및 상기 제2 저항 콘택홀(119b)을 각각 채우는 제1 저항 콘택플러그(120a) 및 제2 저항 콘택플러그(120b)를 형성한다. 동시에, 상기 제1 배선 콘택홀(121a) 및 상기 제2 배선 콘택홀(121b)을 각각 채우는 제1 배선 콘택플러그(122a) 및 제2 배선 콘택플러그(122b)를 형성한다. 상기 평탄화는 공정은 화학기계적 연마(CMP) 공정에 의하여 수행될 수 있다.
다음으로, 상기 콘택 플러그들(120a,120b,122a,122b)을 갖는 상기 층간 절연막(118) 상에 제2 도전막, 예를 들어 알루미늄막을 형성하고, 상기 제2 도전막을 패터닝하여 상기 제1 저항 콘택플러그(120a) 및 제2 저항 콘택플러그(120b)의 상부면과 접하는 저항연결 배선(124)을 형성한다. 동시에, 상기 제1 배선 콘택플러그(122a) 및 상기 제2 배선 콘택플러그(122b)의 상부면과 각각 접하는 제1 배선(124a) 및 제2 배선(124b)을 형성한다. 상기 제1 저항 콘택플러그(120a), 상기 제2 저항 콘택플러그(120b) 및 상기 저항 연결배선(124)은 저항 연결체(125)를 구성한다. 상기 저항 연결체(125)에 의하여 직렬 연결된 상기 웰 저항패턴(104) 및 상 기 상부 저항패턴(106)은 반도체 소자의 저항 소자를 구성한다.
도 11은 본 발명의 다른 실시예에 의한 저항소자를 구비하는 반도체 소자의 제조방법을 나타낸 단면도이다. 도 11은 도 3의 Ⅱ~Ⅱ′선에 따라 취해진 단면도이다.
도 3 및 도 11을 참조하면, 도 7 내지 도 9에서 설명된 바와 같은 공정들을 수행한 후, 층간 절연막(118) 및 식각저지막(116)을 패터닝하여 상기 활성영역들(103a,103b) 중 선택된 하나, 예를 들어 제1 활성영역(103a)와 그에 인접하는 상부 저항패턴(106)의 일단부를 연속적으로 노출시키는 저항 콘택홀(219)을 형성한다. 동시에, 도 10에서 설명된 바와 같은 제1 배선 콘택홀(121a) 및 제2 배선 콘택홀(121b)이 형성된다. 이후, 상기 저항 콘택홀(219), 상기 제1 배선콘택홀(121a) 및 상기 제2 배선콘택홀(121b)을 각각 채우는 저항 콘택플러그(220), 제1 배선 콘택플러그(122a) 및 제2 배선 콘택플러그(122b)를 형성한다. 본 실시예에 의하면, 웰 저항패턴(104) 및 상기 상부 저항패턴(106)은 상기 저항 콘택플러그(220)에 의하여 직렬 연결된다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 의한 저항소자를 구비하는 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 12 및 도 13은 도 5의 Ⅲ~Ⅲ′선에 따라 취해진 단면도들이다.
도 5 및 도 12를 참조하면, 반도체기판(100) 내에 서로 이격된 활성영역들(103a,103b) 및 그들 사이에 반도체 영역들(303′)을 한정하는 분리 절연막(302)을 형성한다. 상기 분리 절연막(302)은 통상의 STI 공정에 의하여 형성될 수 있다. 상기 반도체 영역들(303′)은 상기 분리 절연막(302)에 의하여 노출된 상기 반도체 기판의 영역들이며, 상기 활성영역들(103a,103b) 사이에 한정되는 상기 반도체 영역들(303′)의 갯수 및 형상은 디자인룰에 의하여 다양하게 변형될 수 있다. 상술한 바와 같이, 상기 활성영역들(103a,103b) 사이의 상기 반도체 영역들(303′)은 상기 STI 공정 중에 분리 절연막 오목한 프로파일의 상부면을 갖도록 형성되는 디싱 현상을 방지하기 위하여 형성된다. 다음으로, 이온 주입공정을 수행하여 웰 저항패턴(304)을 형성한다.
도 5 및 도 13을 참조하면, 상기 분리 절연막(302)을 갖는 상기 반도체 기판 상에 저항간 절연막(305)을 형성한다. 상기 저항간 절연막(305)은 상기 반도체 기판의 셀영역에 형성되는 모스 트랜지스터의 게이트 절연막과 동시에 형성될 수 있다. 상기 저항간 절연막(305)는 실리콘 산화막, 실리콘 산질화막 또는 고유전막으로 형성될 수 있다. 이후, 상기 활성영역들(103a,103b) 사이의 상기 분리 절연막(304) 상에 상기 반도체 영역들(303′)을 가로지르는 상부 저항패턴(106)을 형성한다. 상기 상부 저항패턴(106) 및 상기 웰 저항패턴(304)은 상기 분리절연막(302) 및 상기 저항간 절연막(305)에 의하여 서로 전기적으로 절연된다.
이후, 도 8 내지 도 10 또는 도 11에서 설명된 바와 같은 공정들을 통하여 콘택 플러그들 및 배선들을 형성하여 상기 웰 저항패턴(304) 및 상기 상부 저항패턴(106)을 포함하는 저항소자를 구비하는 반도체 소자를 제조한다.
상술한 바와 같이 본 발명에 의하면 웰 저항패턴 상에 상기 웰 저항패턴과 전기적으로 절연된 상부 저항패턴을 형성하고 그들을 서로 전기적으로 직렬연결하여 저항소자를 구성한다. 그 결과, 감소된 면적을 사용하면서도 충분히 큰 저항값을 갖는 저항소자를 구비하는 반도체 소자를 제조할 수 있다.

Claims (32)

  1. 반도체 기판 내에 배치된 웰 저항패턴;
    상기 웰 저항패턴 상부의 상기 반도체 기판 내에 배치되고 적어도 상기 웰 저항패턴의 양 단부에 활성영역들을 한정하는 분리 절연막;
    상기 활성영역들 사이의 상기 분리 절연막 상에 배치된 상부 저항 패턴;및
    상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 전기적으로 직렬 연결시키는 저항 연결체(resistor connector)를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 웰 저항패턴은 N형 또는 P형 불순물 이온들로 도핑된 불순물 확산층인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 상부 저항패턴은 폴리실리콘막 패턴인 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 폴리실리콘막 패턴은 N형 또는 P형 불순물 이온들로 도핑된 것을 특징 으로 하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 상부 저항패턴은 폴리 실리콘 게이트 전극과 동시에 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 웰 저항패턴은 평면도로 부터 보여질 때 상기 활성영역들을 서로 연결하는 직선 방향과 대응되는 길이 및 그에 수직한 폭을 갖는 직사각형상을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 상부 저항패턴은 상기 웰 저항 패턴 상부에 배치되고 평면도로 부터 보여질 때 상기 웰 저항패턴과 동일한 방향의 길이 및 폭을 갖는 직사각형상을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 분리 절연막에 의하여 상기 활성영역들 사이의 상기 웰 저항패턴에 한정된 적어도 하나의 반도체 영역을 더 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 활성영역들 및 상기 적어도 하나의 반도체 영역은 상기 웰 저항패턴에 의하여 서로 연결되는 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서,
    적어도 상기 반도체 영역의 상기 반도체 기판 상에 배치되어 상기 웰 저항패턴과 상기 상부 저항패턴을 전기적으로 절연시키는 저항간 절연막을 더 포함하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 반도체 기판 상에 상기 상부 저항패턴을 덮도록 배치된 층간 절연막을 더 포함하되, 상기 저항 연결체는 상기 층간 절연막을 관통하도록 배치되는 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 저항 연결체는 상기 층간 절연막을 관통하여 상기 활성영역들 중 선택된 하나와 접하고 그에 인접하는 상기 상부 저항패턴의 일단부와 접하도록 연장된 저항 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 저항 연결체는 상기 층간 절연막을 관통하여 상기 활성영역들 중 선택된 하나와 접하는 제1 저항 콘택 플러그; 상기 층간 절연막을 관통하여 상기 선택된 활성영역과 인접하는 상기 상부 저항패턴의 일단부와 접하는 제2 저항 콘택 플러그; 및 상기 제1 및 제2 저항 콘택 플러그의 상부면들과 접하도록 상기 층간 절연막 상에 배치된 저항 연결배선을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 상기 층간절연막을 관통하여 상기 활성영역들 중 다른 하나와 접하는 제1 배선 콘택 플러그 및 상기 상부 저항패턴의 타단부와 접하는 제2 배선 콘택 플러그를 더 포함하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 층간 절연막 상에 상기 제1 배선 콘택 플러그 및 상기 제2 배선 콘택 플러그와 각각 접하도록 배치된 제1 배선 및 제2 배선을 더 포함하는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 활성영역들의 상기 반도체 기판 표면부에 배치되되, 상기 웰 저항패턴과 동일한 도전형의 불순물 이온들로 도핑되고, 상기 웰 저항패턴 보다 높은 농도로 도핑된 고농도 도핑층들(high-doped layers)을 더 포함하는 반도체 소자.
  17. 반도체 기판 내에 서로 이격된 적어도 두개의 활성영역들을 한정하는 분리 절연막을 형성하고,
    상기 활성영역들 및 분리 절연막 하부의 상기 반도체 기판 내에 상기 활성영역들을 연결시키는 웰 저항패턴을 형성하고,
    상기 활성영역들 사이의 상기 분리 절연막 상에 상부 저항 패턴을 형성하고,
    상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 전기적으로 직렬 연결시키는 저항 연결체를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 웰 저항패턴을 형성하는 것은,
    상기 반도체 기판 상에 상기 활성영역들 및 그들 사이의 상기 분리 절연막을 노출시키는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 불순물 이온들은 N형 또는 P형 불순물 이온들인 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 상부 저항패턴은 폴리실리콘막 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 폴리실리콘막 패턴은 N형 또는 P형 불순물 이온들로 도핑되는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 상부 저항패턴은 폴리실리콘 게이트 전극과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 17 항에 있어서,
    상기 웰 저항패턴은 평면도로 부터 보여질 때 상기 활성영역들을 서로 연결하는 직선 방향과 대응되는 길이 및 그에 수직한 폭을 갖는 직사각형상을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 상부 저항패턴은 상기 웰 저항 패턴 상부에 형성되되, 평면도로 부터 보여질 때 상기 웰 저항패턴과 동일한 방향의 길이 및 폭을 갖는 직사각형상을 갖도록 형성되는 것을 특징으로 하는 반도체 소자.
  25. 제 17 항에 있어서,
    상기 분리 절연막을 형성하는 것은 상기 활성영역들 사이에 적어도 하나의 반도체 영역을 한정하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 활성영역들 및 상기 적어도 하나의 반도체 영역은 상기 웰 저항패턴에 의하여 연결되는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 웰 저항패턴을 형성하기 전에, 적어도 상기 반도체 영역의 상기 반도체 기판 상에 상기 웰 저항패턴과 상기 상부 저항패턴을 전기적으로 절연시키는 저항간 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  28. 제 17 항에 있어서,
    상기 상부 저항패턴을 형성한 후에, 상기 반도체 기판 상에 상기 상부 저항패턴을 덮는 층간 절연막을 형성하는 것을 더 포함하되, 상기 저항 연결체는 상기 층간 절연막을 관통하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 저항 연결체를 형성하는 것은,
    상기 층간절연막을 패터닝하여 상기 활성영역들 중 선택된 하나와 그에 인접하는 상기 상부 저항패턴의 일단부를 연속적으로 노출시키는 저항 콘택홀을 형성하고,
    상기 저항 콘택홀을 채우는 저항 콘택플러그를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제 28 항에 있어서,
    상기 저항 연결체를 형성하는 것은,
    상기 층간 절연막을 패터닝하여 상기 활성영역들 중 선택된 하나를 노출시키는 제1 저항 콘택홀 및 상기 선택된 활성영역과 인접하는 상기 상부 저항패턴의 일단부를 노출시키는 제2 저항 콘택홀을 형성하고,
    상기 제1 저항 콘택홀 및 상기 제2 저항 콘택홀을 각각 채우는 제1 저항 콘택플러그 및 제2 저항 콘택 플러그를 형성하고,
    상기 층간 절연막 상에 상기 제1 저항 콘택 플러그 및 상기 제2 저항 콘택 플러그를 연결시키는 저항 연결배선을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 28 항에 있어서,
    상기 저항 연결체를 형성함과 동시에 상기 층간 절연막을 관통하여 상기 활성영역들 중 다른 하나와 접하는 제1 배선 콘택 플러그 및 상기 상부 저항패턴의 타단부와 접하는 제2 배선 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제 17 항에 있어서,
    상기 상부 저항패턴을 형성한 후에,
    상기 상부 저항패턴의 측벽을 덮는 절연성 스페이서를 형성하고,
    상기 활성영역들의 상기 반도체 기판 표면부에 상기 웰 저항패턴과 동일한 도전형의 불순물 이온들로 도핑되고, 상기 웰 저항패턴 보다 높은 불순물 농도를 갖는 고농도 도핑층들(high-doped layers)을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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