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KR100613453B1 - 반도체 소자의 소자 분리층 형성 방법 - Google Patents

반도체 소자의 소자 분리층 형성 방법 Download PDF

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KR100613453B1
KR100613453B1 KR1020040114733A KR20040114733A KR100613453B1 KR 100613453 B1 KR100613453 B1 KR 100613453B1 KR 1020040114733 A KR1020040114733 A KR 1020040114733A KR 20040114733 A KR20040114733 A KR 20040114733A KR 100613453 B1 KR100613453 B1 KR 100613453B1
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Abstract

본 발명은 반도체 소자의 제조 공정에서 소자 분리층 형성을 위한 ISO STI 공정 진행시의 증착 방법을 변화시켜 캐리어 이동도(carrier mobility)를 높이는 것에 의해 소자의 동작 속도를 향상시킬 수 있는 반도체 소자의 소자 분리층 형성 방법에 관한 것이다. 이는 반도체 기판의 소자 분리 영역을 일정 깊이 식각하여 트렌치를 형성하는 단계와, 트렌치가 일부만 매립되도록 고밀도플라즈마(HDP) 산화막을 증착하는 단계와, 스핀온다이일렉트릭(SOD)막 사용하여 트렌치의 나머지 부분을 채우고 큐어링 공정을 진행하여 스핀온다이일렉트릭막을 경화시켜 기판에 스핀온다이일렉트릭막의 수축에 의한 인장 응력을 가하는 단계와, 고밀도플라즈마(HDP) 산화막 및 스핀온다이일렉트릭막이 소자 분리 영역에만 남도록 평탄화하는 단계를 포함하여 이루어진다.
ISO, STI, 소자 분리층, HDP 산화막, SOD 물질층, 인장 응력, 캐리어 이동도

Description

반도체 소자의 소자 분리층 형성 방법{Method for forming Isolation layer of semiconductor device}
도 1a내지 도 1c는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도.
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도.
-- 도면의 주요 부분에 대한 부호의 설명 --
20 : 반도체 기판 21 : 패드 산화막
22 : 패드 질화막 23 : 적층 절연막
24 : 소자 분리층 형성용 제 1 물질층
25 : 소자 분리층 형성용 제 2 물질층
24a, 25a : 소자 분리층
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 ISO STI 공정 진 행시의 증착 방법을 변화시켜 캐리어 이동도(carrier mobility)를 높이는 것에 의해 소자의 동작 속도를 향상시킬 수 있는 반도체 소자의 소자 분리층 형성 방법에 관한 것이다.
DRAM에 있어서 ISO 공정은 디바이스를 개발하는 공정에서 가장 기본적인 공정이다. 또한, 최근 소자가 미세화됨에 따라 디바이스의 속도 향상은 공정 개발에서 가장 핵심적인 사항이며 많은 공정 기술이 개발되고 있는 실정이다.
일반적으로 소자 분리 공정(ISO)은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon;LOCOS)이 많이 사용되었으나, 이러한 LOCOS 공정은 공정 진행시에 발생하는 이상 산화(Bird's beak) 현상에 의해 액티브 영역이 감소되고 이에 따라 소자의 전기적인 특성을 저하시키는 문제가 있다.
이를 해결하기 위하여 STI(Shallow Trench Isolation) 공정에 의한 소자 분리막 형성 공정이 많이 사용되고 있다.
그러나 트렌치를 이용한 소자 분리막 형성 시에는 보이드 발생에 따른 갭 필 특성 열화를 방지하기 위한 방안이 필요하다.
이하에서 첨부된 도면을 참고하여 STI 공정을 이용한 종래 기술의 반도체 소자 분리막 형성 공정을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도이 다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 증착하고, 이를 선택적으로 식각하여 패드 산화막(11)과 패드 질화막(12)이 순차 적층된 패드 절연막(트렌치를 형성하기 위한 마스크)을 형성한다.
이어, 패드 절연막을 식각 마스크로 사용하여 반도체 기판(10)을 건식 식각하여 트렌치(t)를 형성한다.
여기서, 트렌치(t)는 기판(10) 표면으로부터 2300Å~3000Å의 깊이가 되도록 한다.
그리고 트렌치(t)의 프로파일을 따라 트렌치(t)와 기판(10)의 계면에서의 누설전류를 방지하며, 리프레쉬 특성을 향상시키기 위해 추가로 절연막을 형성하고, 패드 산화막(31)은 50Å~200Å 두께로 형성하고, 패드 질화막(32)은 800Å~1500Å 두께로 형성한다.
이어, 도 1b에 도시한 바와 같이, 트렌치(t)가 형성된 전체 구조의 프로파일을 따라 저유전율막(13)을 형성한다. 이때, 트렌치(t)의 일부를 채우도록 한다.
여기서, 저유전율막(13)은 좁은 패턴 영역에서 매립 불량으로 쉽게 발생하는 보이드의 발생을 최소화하며, 스핀 코팅(Spin coating) 방식으로 도포가 가능한 무기 계열 물질막을 이용한다.
그리고, 이와 같이 저유전율막(13) 증착 후 저유전율막(13) 내에 잔류하는 수분 성분을 제거하여 저유전율막(13)을 경화시키기 위한 400℃~800℃에서 어닐(Anneal) 공정을 실시한다.
이어, 저유전율막(13) 상에 막 치밀도가 뛰어난 산화막(14)을 증착하여 트렌치(t)의 나머지 부분을 채운다.
여기서, 막 치밀도가 뛰어난 산화막(14)은 HDP(High Density Plasma) 산화막, LP-TEOS(Low pressure Tetra ethyl ortho silicate)막 또는 PE-TEOS(Plasma enhanced Tetra ethyl ortho silicate)막 등을 사용한다.
그리고 도 1c에 도시한 바와 같이, 패드 산화막(11) 표면이 노출될 때가지 산화막(11)과 저유전율막(13)을 CMP 공정을 통해 평탄화함으로써, 저유전율막(13)과 산화막(14)이 트렌치 내에 적층된 구조의 소자 분리막(15)을 형성한다.
따라서, 저유전율막(13)에 의해 보이드 형성이 발생하지 않으면서도, 막 치밀도가 뛰어난 그 상부의 산화막(14)이 적층된 구조의 소자 분리막(15)을 형성함으로써, 갭필 특성을 향상시킬 수 있다.
그러나 이와 같은 종래 기술의 반도체 소자의 소자 분리막 형성 공정은 반도체 소자의 동작 속도 향상을 위한 사항들을 전혀 고려하지 않은 것으로 다음과 같은 문제가 있다.
DRAM 등의 반도체 메모리 소자의 제조 공정에 있어서 디바이스의 속도를 향상시키는 공정 개발은 사실상 전체 공정의 성패를 좌우하는 중요한 사안이 되고 있다.
이에 대한 방법으로는 저유전율 유전체(low k dielectric)를 이용하여 절연막에 의한 기생 커패시턴스를 감소시키는 방법이나, 전도성이 우수한 배선층을 이 용하여 배선의 저항을 감소시켜 속도를 증가시키는 방법이 있다.
그러나 이와 같은 방법들은 새로운 공정과 새로운 물질을 DRAM 공정에 적용하는 것으로 많은 연구 결과와 시설 및 설비 투자를 필요로 하는 것으로 제조 비용의 증가를 가져오는 문제가 있다.
이에 따라, 최근 소자의 미세화가 가속화되고 이에 대한 필요가 더욱 요구되고 있으며, 디바이스의 속도 향상은 디바이스의 경쟁력과 시장 선점에 있어서 매우 중요한 과제이다.
그럼에도 이와 같이 종래 기술의 반도체 소자의 제조 공정에서는 디바이스의 속도를 향상시키는 공정 개발이 소자 분리층 형성 단계에서 시도되지 않고 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하기 위한 것으로, 반도체 소자의 제조를 위한 ISO STI 공정 진행시의 증착 방법을 변화시켜 캐리어 이동도(carrier mobility)를 높이는 것에 의해 소자의 동작 속도를 향상시킬 수 있는 반도체 소자의 소자 분리층 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판의 소자 분리 영역을 일정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부만 매립되도록 고밀도플라즈마(HDP) 산화막을 증착하는 단계와, 스핀온다이일렉트릭(SOD)막을 사용하여 트렌치의 나머지 부분을 채우고 큐어링 공정을 진행하여 상기 스핀온다이일렉트릭막을 경화시켜 상기 기판에 상기 스핀온다이일렉트릭막의 수축에 의한 인장 응력을 가하는 단계와, 상기 고밀도플라즈마 산화막 및 상기 스핀온다이일렉트릭막이 소자 분리 영역에만 남도록 평탄화하는 단계를 포함하는 반도체 소자의 소자 분리층 형성 방법을 제공한다.
여기서, 상기 큐어링 공정시에 반도체 기판에 가해지는 인장 응력에 의해 반도체 기판이 횡축으로 변형된 Si를 갖도록 하는 것을 바람직하다.
또한, 상기 고밀도플라즈마(HDP) 산화막을 1300~1500Å 두께로 증착하여 형성하고, 상기 스핀온다이일렉트릭막을 2800~3100Å 두께로 스핀 코팅하여 형성하는 것이 바람직하다.
또한, 상기 HDP 산화막을 프리 히팅(preheating) 공정을 O2/He/LF/time = 300/500/4500W/60" 로 진행한 후에, SiH4/O2/HE/LF/HF = 35/44/900/2500W/700W의 1 스텝으로 증착하는 것이 바람직하다.
또한, 상기 큐어링 공정을 650~750℃의 N2 분위기에서 진행하는 것이 바람직하고, 반도체 소자의 소자 분리층 형성 방법.
또한, 상기 소자 분리층을 형성하기 위한 트렌치 식각 공정을 진행하기 전에 반도체 기판 상에 100 ~ 120Å의 두께의 패드 산화막과 550 ~ 650Å의 두께의 패드 질화막을 먼저 적층 형성하는 것이 바람직하며, 상기 고밀도플라즈마 산화막을 증착하기 전에는 소자 분리층을 형성하기 위한 트렌치 표면에 측벽 산화막, 라이너 질화막, 라이너 산화막이 적층되는 적층 절연막을 먼저 형성하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도이다.
본 발명은 디바이스의 속도 향상을 위하여 ISO STI 공정 진행시의 증착 방법을 변화시켜 반도체 기판의 스트레스 상태를 변화시키는 strained Si를 이용하는 것에 의해 반도체 소자의 동작 속도를 개선 할 수 있는 방법을 제안한다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(20)상에 패드 산화막(21)과 패드 질화막(22)을 차례로 증착한다.
여기서, 패드 산화막(21)은 100~120Å의 두께로 형성하고, 패드 질화막(22)은 550 ~ 650Å의 두께로 형성한다.
그리고 포토리소그래피 공정으로 소자 분리를 위한 마스크층을 형성하고 소자 분리 영역의 반도체 기판(20)을 일정 깊이 식각하여 트렌치(t)를 형성한다.
이어, 상기 트렌치(t)가 형성된 전면에 소자 분리를 형성하기 위한 적층 절연막(23)을 형성한다.
여기서, 적층 절연막(23)은 측벽 산화막, 라이너 질화막, 라이너 산화막이 적층되는 구조이다.
그리고, 도 2b에 도시한 바와 같이, 상기 적층 절연막(23)이 표면에 형성된 트렌치내의 일부를 소자 분리층 형성용 제 1 물질층(24)으로 고밀도플라즈마(HDP: High Density Plasma) 산화막을 매립 형성한다.
여기서, 상기 HDP 공정을 트렌치(t)의 전체 깊이 4500~5000Å을 모두 매립하지 않고 로우(low) SiH4 공정을 이용하여 일정 깊이까지만 매립 형성한다.
이때, 상기 HDP 산화막의 형성 두께는 1300 ~ 1500Å이 되는 것이 바람직하다. 또한, 상기 HDP 산화막의 증착 방법은 프리 히팅(preheating) 공정을 O2/He/LF/time = 300/500/4500W/60" 로 진행한 후에 증착 공정은 SiH4/O2 /HE/LF/HF = 35/44/900/2500W/700W의 1 스텝으로 증착한다.
이와 같은 증착 공정으로 형성하게 되면 HDP 산화막은 압축 응력을 가지게 된다.
그리고 도 2c에 도시한 바와 같이, 소자 분리층 형성용 제 2 물질층(25)으로 스핀온다이일렉트릭(SOD: Spin On Dielectric) 전구체(precursor)를 스핀 코팅 방법으로 2800~3100Å의 두께로 코팅하여 트렌치가 완전히 채워지도록 형성한다.
그리고, 650~750℃의 N2 분위기에서 큐어링(curing)을 실시하여 소자 분리층 형성용 제 2 물질층(25)을 소자 분리층 형성용 제 1 물질층(24)과 같은 하드(hard) 물질층으로 변화시킨다.
여기서, 큐어링 온도는 750℃ 이상을 넘지 않아야 한다. 그 이상의 온도에서는 반도체 기판에 인장 응력을 가하여 급격한 단층 발생(dislocation)이 기판에 일어나기 때문에 캐리어 이동도를 오히려 감소시키기 때문이다.
이와 같은 큐어링 공정으로 SOD precursor에서 솔벤트가 빠져나가고 산화막 네트워크가 형성되면서 수축이 일어나면서 반도체 기판(20)에 상당한 인장 응력을 가하게 되어 반도체 기판(20)이 횡축으로 변형된 Si를 갖게 된다.(strained Si)
이와 같이 인장 응력을 받은 반도체 기판의 Si(tensile strained Si)의 경우에는 일반적인 Si에 비하여 1.3배 정도의 캐리어 이동도(carrier mobility)의 증가를 가져오게 된다.
여기서, 캐리어 이동도(carrier mobility)가 증가되는 이유는 횡축으로 변형된 인장 응력을 받은 반도체 기판의 Si(tensile strained Si)에서의 내부 에너지 밴드의 스캐터링(inter band scattering)이 감소하여 mean free path가 길어지기 때문이다.
이와 같이 HDP 산화막을 사용하여 소자 분리층을 형성하기 위한 트렌치의 전체를 매립하지 않고 일부분만 매립하고, 나머지 부분을 갭필 특성이 우수한 SOD 물질층을 이용하여 채우기 때문에 STI 공정에 의한 소자 분리층 형성시에 전체적인 갭필 특성을 향상시킬 수 있다.
그리고 SOD 물질층만을 이용하지 않고 HDP 산화막을 같이 사용하는 이유는 다음과 같다.
즉, SOD 물질층을 사용하여 트렌치 전체를 매립하고 큐어링 공정을 진행하게 되면 SOD 물질층의 밀도가 낮은 특정 부분에서 보이드(void)가 발생하기 때문으로, 본 발명에서는 HDP 산화막을 이용하여 트렌치의 바닥면을 높여 SOD 물질층의 증착 깊이를 줄인 후에 공정을 진행하는 것이다.
이어, 도 2d에 도시한 바와 같이, 사익 소자 분리층 형성용 제 1 물질층(24) 및 소자 분리층 형성용 제 2 물질층(25)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하고 활성 영역상의 기판 표면 상에 위치하는 패드 질화막(22)을 제거하여 소자 분리층(24a,25a)을 형성한다.
여기서, (가)는 소자 분리층 형성용 제 2 물질층(25)으로 사용된 SOD 물질층의 수축 방향을 나타낸 것이고, (나)는 기판에 가해지는 인장 응력의 작용 방향을 나타낸 것이다.
이와 같은 본 발명에 따른 반도체 소자의 소자 분리층 형성 방법은 소자 분리층을 형성하기 위한 트렌치를 서로 다른 물질층을 사용하여 매립하고 큐어링 하는 것에 의해 기판에 가해지는 인장 응력을 변화시켜 캐리어 이동도를 증가시킬 수 있다.
물론, 트렌치를 서로 다른 물질층을 사용하여 매립하는 것에 의해 트렌치 내부에서 보이드가 발생하는 것을 억제하므로 소자 분리층의 특성을 향상시킬 수 있음은 당연하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발 명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 본 발명에 따른 반도체 소자의 소자 분리층 형성 방법은 다음과 같은 효과가 있다.
본 발명은 ISO STI 공정 진행시의 증착 방법을 변화시켜 반도체 기판의 스트레스 상태를 변화시키는 strained Si를 이용하는 것에 의해 반도체 소자의 동작 속도를 개선 할 수 있다.이는 별도의 새로운 물질의 사용이나 새로운 장비의 설치 없이 반도체 소자의 동작 속도를 높일 수 있으므로 양산 적용의 효율성이 확보되는 효과가 있다.

Claims (7)

  1. 반도체 기판의 소자 분리 영역을 일정 깊이 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치가 일부만 매립되도록 고밀도플라즈마(HDP) 산화막을 증착하는 단계와,
    스핀온다이일렉트릭(SOD)막을 사용하여 상기 트렌치의 나머지 부분을 채우고 큐어링 공정을 진행하여 상기 스핀온다이일렉트릭막을 경화시켜 상기 기판에 상기 스핀온다이일렉트릭막의 수축에 의한 인장 응력을 가하는 단계와,
    상기 고밀도플라즈마 산화막 및 상기 스핀온다이일렉트릭막이 소자 분리 영역에만 남도록 평탄화하는 단계를 포함하는 반도체 소자의 소자 분리층 형성 방법.
  2. 제 1 항에 있어서, 상기 큐어링 공정시에 반도체 기판에 가해지는 인장 응력에 의해 반도체 기판이 횡축으로 변형된 실리콘(Si)를 갖도록 하는 반도체 소자의 소자 분리층 형성 방법.
  3. 제 1 항에 있어서, 상기 고밀도플라즈마(HDP) 산화막은 1300~1500Å 두께로 증착되어 형성되고, 상기 스핀온다이일렉트릭막은 2800~3100Å 두께로 스핀 코팅으로 형성되는 반도체 소자의 소자 분리층 형성 방법.
  4. 제 3 항에 있어서, 상기 고밀도플라즈마(HDP) 산화막을 프리 히팅(preheating) 공정을 O2/He/LF/time = 300/500/4500W/60" 로 진행한 후에, SiH4/O2/HE/LF/HF = 35/44/900/2500W/700W의 1 스텝으로 증착하는 반도체 소자의 소자 분리층 형성 방법.
  5. 제 1 항에 있어서, 상기 큐어링 공정을 650~750℃의 N2 분위기에서 진행하는 반도체 소자의 소자 분리층 형성 방법.
  6. 제 1 항에 있어서, 소자 분리층을 형성하기 위한 트렌치 식각 공정을 진행하기 전에 반도체 기판 상에 100 ~ 120Å의 두께의 패드 산화막과 550 ~ 650Å의 두께의 패드 질화막을 먼저 적층 형성하는 반도체 소자의 소자 분리층 형성 방법.
  7. 제 1 항에 있어서, 상기 고밀도플라즈마(HDP) 산화막을 증착하기 전에 소자 분리층을 형성하기 위한 트렌치 표면에 측벽 산화막, 라이너 질화막, 라이너 산화막이 적층되는 적층 절연막을 먼저 형성하는 반도체 소자의 소자 분리층 형성 방법.
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