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KR100613283B1 - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

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KR100613283B1
KR100613283B1 KR1020040113146A KR20040113146A KR100613283B1 KR 100613283 B1 KR100613283 B1 KR 100613283B1 KR 1020040113146 A KR1020040113146 A KR 1020040113146A KR 20040113146 A KR20040113146 A KR 20040113146A KR 100613283 B1 KR100613283 B1 KR 100613283B1
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Abstract

본 발명의 목적은 다마신 공정에 의한 구리 배선의 형성 시 구리막 내부에서의 균열 발생을 방지하여 소자의 특성 및 신뢰성을 개선하는 것이다.
본 발명은 제 1 구리 시드층을 비아홀에만 남도록 하여 비아홀에만 먼저 제 1 구리막을 형성하고, 다시 트렌치에 제 2 구리 시드층을 형성하여 트렌치에 제 2 구리막을 형성하여, 비아홀 및 트렌치에서 제 1 및 제 2 구리막이 각각 일정 증착속도로 증착되도록 함으로써, 제 1 및 제 2 구리막 내부에서의 균열 발생을 방지한다.
다마신, 구리, 알루미늄, 균열, 비아홀, 트렌치

Description

반도체 소자의 배선 형성방법{Method of forming interconnection line for semiconductor device}
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 다마신 공정을 이용한 반도체 소자의 배선 형성방법에 관한 것이다.
일반적으로, 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.
반도체 소자의 고집적화에 의해 디자인룰(desigh rule)이 감소하고 메모리 셀들이 스택(stack) 구조화되고 있다. 이에 따라, 각 셀들간의 전기적 연결을 위한 배선을 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정이 용이하도록 다층으로 형성하고 있다.
이러한 배선 재료로는 주로 알루미늄(Al)을 사용하였지만, 고집적화에 따른 선폭 감소로 인해 배선 및 콘택 저항 증가이 증가하고 일렉트로마이크레이션 (ElectroMigration; EM) 등의 문제가 야기되면서, 구리(Cu) 배선에 대한 연구가 활발히 진행되고 있다. 구리는 알루미늄에 비해 약 62%의 낮은 저항을 가질 뿐만 아니라 EM에 대한 저항성이 커서 고집적 및 고속 소자에서 우수한 배선 신뢰성을 얻을 수 있다.
또한, 배선 사이의 기생 캐패시턴스를 감소시키도록 배선간 절연물질로 3.0 이하의 저유전율(low-k)을 가지는 절연막을 적용하고 있다.
반면, 구리는 알루미늄과는 달리 건식식각이 어려워 패터닝이 불가능하고 저유전율의 절연막은 갭매립(gap-filling) 특성이 열악한 단점이 있다.
이에 따라, 최근에는 저유전율의 절연막을 먼저 형성하고, 이 절연막에 비아홀과 배선 형상의 트렌치로 이루어진 다마신 홈을 형성한 후, 다마신 홈에 구리 시드층을 형성하고 구리 시드층을 이용하여 전기 분해법에 의해 다마신 홈을 구리막으로 채운 다음, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 불필요한 부분의 구리막을 제거하는 다마신 공정에 의해 콘택과 배선을 동시에 형성하는 기술이 사용되고 있다.
또한, 다마신 홈은 절연막을 식각하여 비아홀을 먼저 형성하고 다시 절연막을 식각하여 비아홀 상부에 배선 형상의 트렌치를 형성하는 비아 퍼스트(via first)법과, 비아 퍼스트법과 반대로 절연막에 트렌치를 먼저 형성하고 비아홀을 형성하는 트렌치 퍼스트(trench first)법 또는 비아홀과 트렌치를 동시에 형성하는 자기정렬(self align)법 등에 의해 형성한다.
그러나, 상술한 바와 같이 다마신 홈에 구리막을 채우기 위해 구리 시드층을 형성하고 전기 도금법을 수행하는 경우 홈의 어스펙트비(aspect ratio)에 따라 구리막의 증착 속도가 다르기 때문에, 홈 내부, 특히 비아홀과 트렌치의 경계 부분에서 구리막에 균열(seam)이 발생하게 된다.
이러한 균열은 EM에 대한 저항성을 저하시킬 뿐만 아니라 심한 경우에는 CMP 공정 시 오픈되어 소자에 치명적인 결함을 유발함으로써, 소자의 특성 및 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 다마신 공정에 의한 구리 배선의 형성 시 구리막 내부에서의 균열 발생을 방지하여 소자의 특성 및 신뢰성을 개선하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 배선 형성방법은 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 기판을 일부 노출시키는 비아홀을 형성하는 단계; 비아홀 및 층간절연막 표면에 제 1 구리 시드층을 형성하는 단계; 비아홀을 매립하도록 제 1 구리 시드층 상에 포토레지스트막을 형성하는 단계; 포토레지스트막, 제 1 구리 시드층, 및 층간절연막의 상부를 순차적으로 식각하여 비아홀 상부에 비아홀을 포함하는 배선 형상의 트렌치를 형성하는 단계; 비아홀 내부에 매립된 포토레지스트막을 제거하여 비아홀의 제 1 구리 시드층을 노출시키고 비아홀과 트렌치로 이루어진 다마신 홈을 형성하는 단계; 노출된 제 1 구리 시드층을 이용하여 비아홀에만 제 1 구리막 을 형성하는 단계; 포토레지스트막을 완전히 제거하는 단계; 기판 전면 상에 제 2 구리 시드층을 형성하는 단계; 및 제 2 구리 시드층을 이용하여 층간절연막 및 트렌치에 제 2 구리막을 형성하는 단계를 포함한다.
여기서, 트렌치를 형성하는 단계는 포토레지스트막 상부에 인터널층을 형성하는 단계; 인터널층 상에 비아홀 및 비아홀 주변의 인터널층을 노출시키는 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 인터널층을 식각하는 단계; 인터널층과 포토레지스트 패턴을 마스크로하여 포토레지스트막, 제 1 구리 시드층, 및 층간절연막의 상부를 순차적으로 식각하는 단계; 및 포토레지스트 패턴과 인터널층을 순차적으로 제거하는 단계를 포함할 수 있다.
또한, 인터널층은 절연막 또는 폴리실리콘막으로 이루어지고, 절연막은 산화물 또는 질화물로 이루어진다.
또한, 포토레지스트 패턴의 제거 시 비아홀 내부에 매립된 포토레지스트막을 동시에 제거한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1a 내지 도 1k를 참조하여 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명한다.
도 1a를 참조하면, 제 1 층간절연막(20) 및 하부 구리 배선(30)이 형성된 반도체 기판(20) 상에 실리콘질화물(SiN)의 확산 배리어층(40)과 제 2 층간절연막(50)을 순차적으로 형성한다. 여기서, 확산 배리어층(40)은 하부 구리 배선(30)으 로부터 제 2 층간절연막(50)으로 구리가 확산하는 것을 방지한다. 또한, 제 1 및 제 2 층간절연막(20, 50)은 3.0 이하의 저유전율을 가지는 절연막으로 이루어진다. 그 다음, 제 2 층간절연막(60) 상부에 제 1 포토레지스트막을 도포하고 포토리소그라피 공정에 의해 노광 및 현상하여, 하부 구리 배선(30) 위의 제 2 층간절연막(50)을 노출시키는 제 1 포토레지스트 패턴(60)을 형성한다.
도 1b를 참조하면, 제 1 포토레지스트 패턴(60; 도 1a 참조)을 마스크로하여 제 2 층간절연막(50)과 확산 배리어층(40)을 식각하여 하부 구리 배선(30)을 노출시키는 비아홀(H1)을 형성한다. 그 후, 공지된 방법에 의해 제 1 포토레지스트패턴(60)을 제거한다.
도 1c를 참조하면, 비아홀(H1) 및 제 2 층간절연막(50) 표면에 제 1 구리 시드층(70)을 형성하고, 제 1 구리 시드층(70) 상부에 비아홀(H1)을 매립하도록 제 2 포토레지스트막(80)을 형성한다. 그 후, 후속 형성될 제 3 포토레지스트막(100)과의 분리를 위해 제 2 포토레지스트막(80) 상부에 인터널층(internal layer; 90)을 형성한다. 여기서, 인터널층(90)은 산화막, 질화막 등의 절연막이나 폴리실리콘막으로 형성한다.
도 1d를 참조하면, 인터널층(90) 상부에 제 3 포토레지스트막을 도포하고 포토리소그라피 공정에 의해 노광 및 현상하여 비아홀(H1) 및 비아홀(H1) 주변의 인터널층(90)을 노출시키는 제 2 포토레지스트 패턴(100)을 형성한다.
도 1e를 참조하면, 제 2 포토레지스트 패턴(100)을 마스크로하여 인터널층(90)을 식각하고, 인터널층(90)과 제 2 포토레지스트 패턴(100)을 마스크로하여, 제 2 포토레지스트막(80), 제 1 구리 시드층(70) 및 제 2 층간절연막(50)의 상부를 순차적으로 식각하여, 비아홀(H1) 상부에 비아홀(H1)을 포함하는 배선 형상의 트렌치(H2)를 형성한다 이때, 식각은 비아홀(H1)이 손상되지 않도록 제 2 포토레지스트막(80)과 제 2 층간절연막(50)이 유사한 식각속도를 가지는 식각공정으로 수행한다.
도 1f를 참조하면, 공지된 방법에 의해 제 2 포토레지스트 패턴(100)과 비아홀(H1)에 매립되어 있는 제 2 포토레지스트막(80)을 제거하여 비아홀(H1)의 제 1 구리 시드층(70)을 노출시키고, 비아홀(H1)과 트렌치(H2)로 이루어진 다마신 홈(H3)을 완성한다.
도 1g를 참조하면, 비아홀(H1)에 노출된 제 1 구리 시드층(70)을 이용하여 전기 도금법에 의해 비아홀(H1)에 비아홀(H1)을 매립하는 제 1 구리막(110)을 형성하고, 도 1h에 도시된 바와 같이, 인터널층(90)과 제 2 포토레지스트막(80)을 완전히 제거한다.
도 1i를 참조하면, 기판(10) 전면 상에 제 2 구리 시드층(120)을 형성하고, 도 1j에 도시된 바와 같이, 제 2 구리 시드층(120)을 이용하여 전기 도금법에 의해 트렌치(H2) 및 제 2 층간절연막(50) 상에 트렌치(H2)를 매립하는 제 2 구리막(130)을 형성한다.
도 1k를 참조하면, 화학기계연마(Chemical Mechanical Polishing; CMP) 공공정에 의해 제 2 층간절연막(50)이 노출되도록 제 2 구리막(130)을 제거하여, 제 1 및 제 2 구리막(110, 130)으로 이루어진 상부 구리 배선(140)을 형성한다.
즉, 홀의 어스펙트비가 일정하면 구리막의 증착 속도가 일정하므로, 제 1 구리 시드층(70)을 비아홀(H1)에만 남도록 하여 비아홀(H1)에만 먼저 제 1 구리막(110)을 형성하고, 다시 트렌치(H2)에 제 2 구리 시드층(70)을 형성하여 트렌치(H2)에 제 2 구리막(130)을 형성하면, 비아홀(H1) 및 트렌치(H2)에서 제 1 및 제 2 구리막(110, 130)이 각각 일정 증착속도로 증착된다.
이에 따라, 제 1 및 제 2 구리막(110, 130) 내부에 균열이 발생되지 않는다.
상술한 바와 같이, 본 발명은 다마신 홈의 비아홀과 트렌치에 일정 증착 속도로 구리막을 각각 형성하고 CMP 공정을 수행하여 구리 배선을 형성한다.
이에 따라, 구리막 내부에서의 균열 발생 및 오픈 등을 방지할 수 있으므로, 구리 배선의 EM에 대한 저항성을 향상시킬 수 있고 결함 발생을 최소화할 수 있다.
그 결과, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (5)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 기판을 일부 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀 및 상기 층간절연막 표면에 제 1 구리 시드층을 형성하는 단계;
    상기 비아홀을 매립하도록 상기 제 1 구리 시드층 상에 포토레지스트막을 형성하는 단계;
    상기 제1 포토레지스트막 상에 인터널층 및 제2 포토 레지스트막을 형성하는 단계;
    상기 제2 포토 레지스트막을 노광 및 현상하여 상기 비아홀 및 비아홀 주변의 인터널층을 노출시키는 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 마스크로 하여 상기 인터널층, 상기 제1 포토레지스트막, 상기 제1 시드층 및 상기 층간 절연막의 상부를 순차적으로 제거하여 상기 비아홀 상부에 상기 비아홀을 포함하는 배선 형상의 트렌치를 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 비아홀 내부에 매립된 제1 포토 레지스트막을 제거하여 상기 비아홀의 제1 구리 시드층을 노출시키고 상기 비아홀과 상기 트렌치로 이루어진 다마신 홈을 형성하는 단계;
    상기 노출된 제 1 구리 시드층을 이용하여 상기 비아홀에만 제 1 구리막을 형성하는 단계;
    상기 인터널층 및 상기 제1 포토레지스트막을 제거하는 단계;
    상기 기판 전면 상에 제2 구리 시드층을 형성하는 단계;
    상기 제 2 구리 시드층을 이용하여 상기 트렌치 및 상기 층간 절연막 상에 에 제 2 구리막을 형성하는 단계, 그리고
    상기 기판을 평탄화하여 구리 배선을 형성하는 단계;
    를 포함하는 반도체 소자의 배선 형성방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 인터널층은 절연막 또는 폴리실리콘막으로 이루어지는 반도체 소자의 배선 형성방법.
  4. 제 3 항에 있어서,
    상기 절연막은 산화물 또는 질화물로 이루어진 반도체 소자의 배선 형성방법.
  5. 제 1 항에 있어서,
    상기 포토레지스트 패턴의 제거 시 상기 비아홀 내부에 매립된 포토레지스트막을 동시에 제거하는 반도체 소자의 배선 형성방법.
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