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KR100607331B1 - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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KR100607331B1
KR100607331B1 KR1019990051973A KR19990051973A KR100607331B1 KR 100607331 B1 KR100607331 B1 KR 100607331B1 KR 1019990051973 A KR1019990051973 A KR 1019990051973A KR 19990051973 A KR19990051973 A KR 19990051973A KR 100607331 B1 KR100607331 B1 KR 100607331B1
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Abstract

본 발명은 비트라인을 형성하기 위한 CMP공정의 마진을 확보하여 안정된 비트라인을 형성하고, 비트라인의 저항을 감소시키고, 균일도를 개선시킬 수 있는 반도체 소자의 비트라인 형성방법에 관한 것으로, 반도체 기판상에 제 1 절연층을 통해 상기 기판과 연결되는 플러그를 형성하는 공정과, 플러그를 포함한 전면에 제 2 절연층을 패터닝하여 플러그가 노출되도록 트렌치를 형성하는 공정과, 상기 트렌치를 포함한 전면에 제 3 절연층을 형성한 후, 전면에 베리어층을 형성하는 공정과, 상기 베리어층상에 실리사이드층을 형성하고, 상기 실리사이드층상에 상기 트렌치의 오버행 부위가 서로 맞닿지 않도록 제 1 텅스텐층을 형성하는 공정과, 상기 제 1 텅스텐층상에 상기 트렌치의 오버행 부위가 서로 맞닿도록 티타늄 나이트라이드층을 형성하는 공정과, 상기 티타늄 나이트라이드층상에 제 2 텅스텐층을 형성하는 공정과, CMP공정으로 전면을 평탄화하여 비트라인을 형성하는 공정과, 상기 비트라인상에 제 4 절연층을 형성하는 공정을 포함하는 것을 특징으로 한다.
비트라인

Description

반도체 소자의 비트라인 형성방법{METHOD FOR FORMING BIT LINE IN SEMICONDUCTOR DEVICE}
도 1a 내지 1h는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정단면도
도 2a 내지 2i는 본 발명 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 33 : 플러그
38 : 베리어층 39 : 실리사이드층
40 : 제 1 텅스텐층 41 : 티타늄 나이트라이드층
42 : 제 2 텅스텐층 43 : 제 4 절연층
본 발명은 반도체 소자에 관한 것으로 특히, 텅스텐 비트라인 형성에 따른 CMP(chemical Mechanical Polishing) 공정의 마진을 확보하고, 라인저항을 감소시키는데 적당한 반도체 소자의 비트라인 형성방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기로 한다.
도 1a 내지 1h는 종래 기술에 따른 비트라인 형성방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 절연층(12)을 형성하고, 상기 제 1 절연층(12)의 소정부위를 제거하여 기판이 노출되도록 홀을 형성한다.
그리고 홀내에 폴리실리콘을 매립하여 플러그(13)를 형성한 후, 상기 플러그(13)를 포함한 제 1 절연층(12)상에 제 2 절연층(14)을 형성한 후, 그 상부면을 평탄화시킨다.
도 1b에 도시한 바와 같이, 비트라인을 형성하기 위해 상기 플러그(13)가 노출되도록 제 2 절연층(14)을 식각하여 트랜치를 형성한다.
이때, 라인 폭은 DUV 스테퍼(stepper)를 사용할 경우 0.20~0.25㎛정도의 CD(Critical Dimension)을 갖는다.
여기서, 상기 라인 폭을 더 작게 하기 위해 상기 트랜치를 포함한 전면에 사이드월용 제 3 절연층(15)을 얇게 형성한다.
이때, 제 3 절연층(15)은 스텝 커버리지(step coverage)가 우수한 저압증착방식을 이용한다.
도 1c에 도시한 바와 같이, 상기 제 3 절연층(15)을 포함한 전면에 포토레지스트(16)를 도포한 후, 패터닝한다.
도 1d에 도시한 바와 같이, 패터닝된 포토레지스트(16)를 마스크로 이용한 식각 공정을 진행하여 비트라인 콘택(17a)과 기판이 노출되는 콘택홀(17b)를 형성한다.
이때, 식각은 건식 식각(dry etch) 공정을 이용한다.
도 1e는 도 1d에 도시된 "A"부분을 보다 상세하게 도시한 것으로, 도 1e는 상기 비트라인 콘택(17a)을 형성한 후, 비트라인 콘택내 자연산화막을 제거하기 위하여 세정공정을 실시한다.
그리고 비트라인의 콘택저항을 감소시키기 위해 비트라인 콘택(17a)을 포함한 전면에 티타늄층(Ti)과 티타늄 나이트라이드층(TiN)의 적층막으로 이루어진 베리어층(18)을 형성한다.
이후, 상기 기판과의 콘택저항을 최소화하기 위해 고온 열처리를 실시하여 베리어층(18)상에 티타늄 실리사이드층(TiSi2)(19)을 형성한다.
이때, 상기 티타늄 실리사이드층(19)은 상기 비트라인 콘택(17a)내 오버행(overhang) 부위에서 양쪽이 서로 접촉되지 않도록 형성한다.
도 1f에 도시한 바와 같이, 상기 티타늄 실리사이드층(19)을 포함한 전면에 텅스텐층(20)을 형성한다.
이후, 도 1g에 도시한 바와 같이, CMP공정을 진행하여 상기 베리어층(18), 티타늄 실리사이드층(19), 텅스텐층(20)으로 이루어지는 비트라인을 형성하면 종래 기술에 따른 반도체 소자의 비트라인 형성 공정이 완료된다.
참고적으로 도 1g는 CMP를 노말(normal)하게 진행하였을 경우이고, 도 1h는 오버 폴리싱(over polishin)되었을 경우를 도시한 것이다.
그러나 상기와 같은 종래 반도체 소자의 비트라인 형성방법은 다음과 같은 문제점이 있었다.
비트라인 형성에 있어서, 가장 중요한 공정은 Ti과 TiN의 적층막으로 구성되는 베리어층 형성전에 세정공정을 진행한 다음 라인 폭을 원하는 정도로 유지시키는 것이다.
그러나 사이드월용 절연층을 증착한 후, 세정공정을 실시하면, 네가티브 프로파일(negative profile)이 형성되어 이로 인하여 베리어층, 실리사이드층, 텅스텐층 형성에 따른 키이 홀(key hole)이 크게 형성된다.
이와 같은 키이 홀은 CMP공정시 과도하게 폴리싱이 진행될 경우, 슬러리(slurry)에 의한 텅스텐의 과도한 에치가 진행되어 안정적인 비트라인이 불가능하다.
따라서, 만족할 만큼 비트라인의 저항을 감소시킬 수가 없다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로 비트라인을 형성하기 위한 CMP공정의 마진을 확보하여 안정된 비트라인을 형성하고, 비트라인의 저항을 감소시키고, 균일도를 개선시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명 반도체 소자의 비트라인 형성방법은 반도체 기판상에 제 1 절연층을 통해 상기 기판과 연결되는 플러그를 형성하는 공정과, 플러그를 포함한 전면에 제 2 절연층을 패터닝하여 플러그가 노출되도록 트렌치를 형성하는 공정과, 상기 트렌치를 포함한 전면에 제 3 절연층을 형성한 후, 전면에 베리어층을 형성하는 공정과, 상기 베리어층상에 실리사이드층을 형성하고, 상기 실리사이드층상에 상기 트렌치의 오버행 부위가 서로 맞닿지 않도록 제 1 텅스텐층을 형성하는 공정과, 상기 제 1 텅스텐층상에 상기 트렌치의 오버행 부위가 서로 맞닿도록 티타늄 나이트라이드층을 형성하는 공정과, 상기 티타늄 나이트라이드층상에 제 2 텅스텐층을 형성하는 공정과, CMP공정으로 전면을 평탄화하여 비트라인을 형성하는 공정과, 상기 비트라인상에 제 4 절연층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명 반도체 소자의 비트라인 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2i는 본 발명 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연층(32)을 형성한 후, 선택적으로 제거하여 기판이 노출되도록 홀을 형성한다.
그리고 홀내에 폴리실리콘을 매립시켜 플러그(33)를 형성한 후, 상기 플러그(33)를 포함한 전면에 제 2 절연층(34)을 형성하고, CMP공정을 이용하여 그 상부면을 평탄화한다.
도 2b에 도시한 바와 같이, 상기 플러그(33)가 노출되도록 제 2 절연층(34)을 식각하여 트렌치를 형성한다. 이때, 트랜치의 CD는 0.20~0.25㎛가 된다.
이후, CD를 0.1㎛로 형성하기 위해 스텝 커버리지(step coverage)가 우수한 제 3 절연층(35)을 형성한다.
이때, 상기 제 3 절연층(35)은 이후에 형성될 베리어층 증착전 세정공정시 에치되는 양을 고려하여 적당한 두께 즉, 850~2000Å의 두께로 증착한다.
이때, 프로파일은 트렌치의 양쪽 상부모서리 부분에서 라운딩(rounding)되도록 한다.
도 2c에 도시한 바와 같이, 상기 제 3 절연층(35)상에 포토레지스트를 도포한 후, 기판을 노출시키기 위한 콘택홀을 형성하기 위한 포토레지스트 패턴(36)을 형성한다. 이때, 상기 트랜치 부분의 제 3 절연층(35)도 노출시킨다.
도 2d에 도시한 바와 같이, 포토레지스트 패턴(36)을 마스크로 이용한 식각공정으로 상기 트렌치의 양측면 및 하부면의 제 3 절연층(35)을 제거하여 비트라인 콘택(37a)을 형성함과 동시에 상기 제 3, 제 2 절연층(35,34) 및 제 1 절연층(32)을 소정부분 제거하여 기판이 노출되도록 콘택홀(37b)을 형성한다.
도 2e는 도 2d의 "A"부분을 중심으로 보다 상세하게 도시한 것으로, 세정공정을 실시한 다음, 트렌치내의 자연산화막을 제거하기 위한 세정공정을 실시한다.
이후, 상기 비트라인 콘택(37a)을 포함한 전면에 티타늄(Ti)/티타늄 나이트라이드층(TiN)의 적층막으로 이루어진 베리어층(38)을 형성한다.
여기서, 상기 티타늄층(Ti)은 50~200Å의 두께로 형성하고, 티타늄 나이트라 이드층(TiN)은 100~400Å의 두께로 형성한다.
이후, 도 2f에 도시한 바와 같이, N2 또는 NH3 분위기에서 고온 열처리 공정을 진행하여 상기 베리어층(38)상에 티타늄 실리사이드층(39)을 형성한다.
이때, 열처리 온도는 500~900℃ 범위내에서 실시하며, 열처리 시간은 10~90sec 범위내에서 실한다.
이어, 상기 티타늄 실리사이드층(39)상에 제 1 텅스텐층(40)을 형성한다.
이때, 제 1 텅스텐층(40)은 오버행(overhang)부위가 서로 맞닿지 않도록 두께를 조절하며, 적절하게는 300~1000Å의 두께로 형성한다.
이후, 상기 제 1 텅스텐층(40)상에 티타늄 나이트라이드층(41)을 형성하는데, 상기 티타늄 나이트라이드층(41)은 오버행 부위가 서로 맞닿도록 형성한다.
이어서, 도 2g에 도시한 바와 같이, 상기 티타늄 나이트라이드층(41)을 포함한 전면에 제 2 텅스텐층(42)을 형성한다.
이때, 제 2 텅스텐층(42)은 2000~4000Å의 두께로 형성한다.
이후, 도 2h에 도시한 바와 같이, 노말(normal)하게 CMP공정을 진행하면, 상기 베리어층(38), 실리사이드층(39), 제 1 텅스텐층(40), 티타늄 나이트라이드층(41) 및 제 2 텅스텐층(42)으로 이루어지는 비트라인이 형성한다.
이후, 상기 비트라인상에 제 4 절연층(43)을 형성한면, 본 발명에 따른 반도체 소자의 비트라인 형성 공정이 완료된다.
여기서, 상기 제 4 절연층(43)의 물질은 실리콘 질화막이다.
참고적으로, 도 2i는 제 2 텅스텐층(42)을 형성한 후, CMP공정을 과도하게 진행하였을 경우를 도시한 것이다.
이상 상술한 바와 같이, 본 발명 반도체 소자의 비트라인 형성방법은 다음과 같은 효과가 있다.
첫째, 비트라인 형성에 따른 CMP공정의 마진을 확보할 수 있어, 오버 폴리싱 하더라도 안정적인 비트라인을 형성할 수 있다.
둘째, 티타늄 나이트라이드층을 이용하여 CMP공정의 마진을 확보할 수 있으므로 라인 저항을 감소시킬 수 있다.
셋째, CMP공정 후, 실리콘 질화막을 균일하게 증착하여 O2에 의한 텅스텐의 산화를 방지하고, 비트라인의 균일도(uniformity)를 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판 상부에 제 1 절연층을 형성한 후 상기 제1 절연층의 소정 영역에 상기 기판과 연결되는 플러그를 형성하는 공정과,
    상기 플러그가 형성된 상기 제1 절연층 상부에 제 2 절연층을 형성한 후 상기 제2 절연층을 패터닝하여 상기 플러그가 노출되도록 트렌치를 형성하는 공정과,
    상기 트렌치를 포함한 전체 구조 상부에 제 3 절연층을 형성한 후 베리어층을 형성하는 공정과,
    상기 베리어층 상부에 실리사이드층을 형성한 후 상기 실리사이드층 상부에 상기 트렌치의 오버행 부위가 서로 맞닿지 않도록 제 1 텅스텐층을 형성하는 공정과,
    상기 제 1 텅스텐층 상부에 상기 트렌치의 오버행 부위가 서로 맞닿도록 티타늄 나이트라이드층을 형성하는 공정과,
    상기 티타늄 나이트라이드층 상부에 제 2 텅스텐층을 형성하는 공정과,
    상기 베리어층이 노출되도록 CMP공정을 실시하여 비트라인을 형성하는 공정과,
    상기 비트라인 상부에 제 4 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  2. 제 1 항에 있어서, 상기 제 4 절연층은 실리콘 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제 1 항에 있어서, 상기 제 1 텅스텐층은 300~1000Å의 두께로 형성하고, 상기 제 2 텅스텐층은 2000~4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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