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KR100606418B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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KR100606418B1
KR100606418B1 KR1020040108450A KR20040108450A KR100606418B1 KR 100606418 B1 KR100606418 B1 KR 100606418B1 KR 1020040108450 A KR1020040108450 A KR 1020040108450A KR 20040108450 A KR20040108450 A KR 20040108450A KR 100606418 B1 KR100606418 B1 KR 100606418B1
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Abstract

본 발명은 저계조 표현력을 높일 수 있는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명에 따른 프라즈마 디스플레이 패널의 구동방법은 최소 휘도값을 가지는 n번째 서브필드의 방전셀을 초기화하기 위한 리셋 기간, 상기 방전셀을 선택하기 위한 어드레스 기간을 가지며 서스테인방전을 하는 서스테인 기간을 생략하며, n+1번째 서브필드는 상기 방전셀을 초기화하기 위한 리셋 기간을 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 3은 서브필드 기간동안 전극들에 공급되는 구동파형을 나타내는 도면.
도 4는 종래의 최소의 계조값을 표현하기 위한 구동파형을 나타내는 도면.
도 5는 어드레스 방전이 발생된 방전셀에서 벽전압의 위치를 나타내는 도면.
도 6은 스캔전극(Y)에 서스테인펄스가 인가될 경우 서스테인 방전이 발생되는 과정을 나타내는 도면.
도 7은 서스테인전극에 서스테인펄스가 인가될 경우 서스테인 방전이 발생되는 과정을 나타내는 도면.
도 8은 셋업 기간의 셀전압 및 벽전압의 변화를 나타내는 도면.
도 9는 셋다운 기간의 셀전압 및 벽전압의 변화를 나타내는 도면.
도 10은 본 발명의 제 1 실시 예에 따른 구동파형을 나타내는 도면.
도 11은 제 1 실시 예에 따른 구동파형에 의한 셋업 기간 후 벽전압 분포를 개략적으로 나타내는 도면.
도 12는 제 1 실시 예에 따른 구동파형에 의한 셋다운 기간 후 벽전압 분포를 개략적으로 나타내는 도면.
도 13은 제 1 실시 예에 따른 구동파형에 의한 어드레스 기간 동안의 셀전압 및 벽전압의 구동파형을 나타내는 도면.
도 14는 제 1 실시 예에 따른 구동파형에 의한 셋업 기간 동안의 셀전압 및 벽전압의 구동파형을 나타내는 도면.
도 15는 제 1 실시 예에 따른 구동파형에 의한 셋다운 기간 동안의 셀전압 및 벽전압의 구동파형을 나타내는 도면.
도 16은 본 발명의 제 2 실시 예에 의한 구동파형을 나타내는 도면.
도 17은 본 발명의 제 3 실시 예에 의한 구동파형을 나타내는 도면.
도 18은 리셋 기간에 강방전이 발생하는 것을 나타내는 도면.
도 19는 본 발명의 제 4 실시 예에 의한 구동파형을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 저계조 표현력을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋 기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다.
여기서, 리셋 기간은 상승램프파형이 공급되는 셋업 기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 리셋 기간, 어드레스기간과 서스테인 기간으로 나누어지게 된다. 각 서브필드의 리셋 기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 리셋 기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔전극들(Y)에 상승램프파형(Ramp-up)이 동시에 인가된다. 이 상승램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운 기간에는 상승램프파형(Ramp-up)이 공급된 후, 상승램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋 기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운 기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인 기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 서스테인 기간은 계조표현을 하기 위한 방전으로 모든 서브필드에 필수적으로 포함되는 기간이다. 계조표현은 휘도의 가중치가 다른 서브필드의 방전을 통하여 이루어진다. 그것의 일례로 블랙이 아닌 최소의 휘도를 표현하기 위해서는 가장 가중치가 작은 서브필드만을 방전시키게 된다.
도 4는 최소의 휘도를 표현하기 위한 구동파형을 나타내는 도면이다.
도 4를 참조하면, n번째 서브필드는 가중치가 가장 작은 서브필드로서 최소의 휘도를 표현하기 위해서 n번째 서브필드만을 방전시키게 된다.
도 4에 나타난 구동파형을 방전전압곡선을 이용하여 설명하면 다음과 같다. 전압곡선은 방전발생원리 및 전압마진을 측정하기 위한 방법으로 이용된다.
도 5를 참조하면, 전압곡선 내부의 육각형 영역은 방전셀 내부의 벽전하들이 분포되는 지역으로 이 지역 내에서는 방전이 발생되지 않는다. 그리고, Y(-)는 스캔전극(Y)에 부극성의 전압이 인가되었을 때 벽전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 스캔전극(Y), 어드레스전극(X) 및 서스테인전극(Z)에 부극성 또는 정극성의 전압이 인가되었을 때 벽전압이 움직이는 방향을 나타낸다.
그리고, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레스전극(X)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 다시 말하여,전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 주사전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 유지전극(Z)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다.
도 4에 따른 구동파형이 인가될 경우 n번 째 서브필드에서 어드레스방전이 일어난 방전셀들에서 벽전압은 도 6과 같이 그래프의 3사분면에 위치된다. 이후, 도 4와 같이 스캔전극(Y)에 정극성의 서스테인 펄스가 인가되면 3사분면에 위치된 벽전하들의 전압과 정극성의 서스테인 펄스의 전압이 합쳐져 그 전압값은 도 6과 같이 그래프의 3사분면에 위치된 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이 동된다. 이때, 방전셀들에서는 스캔전극(Y)과 서스테인전극(Z)간의 서스테인 방전이 발생된다.
서스테인 방전이 발생된 후 벽전압은 도 7과 같이 그래프의 1사분면에 위치된다. 그리고, 서스테인전극(Z)에 인가되는 정극성의 서스테인 펄스에 의하여 1사분면에 위치된 벽전하들의 전압과 정극성의 서스테인 펄스의 전압이 합쳐져 그 전압값은 도 7과 같이 1사분면에 위치된 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 서스테인전극(Y)과 스캔전극(Y)간의 서스테인 방전이 발생된다. 서스테인방전이 완료된 후에 벽전압은 도 7과 같이 그래프의 3사분면인 A0 지점에 위치된다.(즉, 서스테인전극(Z)에 마지막 서스테인 펄스가 인가되었기 때문이다.)
서스테인 기간이후에 리셋 기간의 초기에는 상승램프파형이 인가된다.
도 8을 참조하면, 셋업 기간에 스캔전극들(Y)에 상승램프파형(Ramp-up)이 공급되면 셀전압은 A0로부터 Y(+)측으로 이동하여 스캔전극(Y)과 서스테인전극(Z) 간의 방전개시전압인 Vtyz의 경계면에 도달한다. 셀전압이 그래프의 3사분면의 면방전영역의 경계치에 도달하게 되면 스캔전극(Y)과 서스테인전극(Z)사이에서는 면방전이 발생한다. 상승램프파형(Ramp-up)은 Vy의 전압까지 계속해서 인가되지만 면방전이 발생한 이후에는 벽전압의 영향으로 셀 내의 전압의 절대치는 Vy의 전압크기만큼 변화하지 않고 방전개시전압(Vf)인 면방전영역의 경계를 따라서 하강하게 된다. 이는 면방전이 발생하고 있는 스캔전극(Y)과 서스테인전극(Z)간에는 전압 차이의 변화가 없지만, 스캔전극(Y)에 쌓이는 부극성(-)의 전하로 인하여 어드레스전극(X)과의 전위차가 더해지는 것을 의미한다.
이렇게 셀전압이 면방전영역의 경계치를 따라 이동하는 것은 방전이 일어나는 것을 의미하므로 벽전하의 생성으로 인하여 벽전압은 기울기 1/2의 크기로 A1의 위치에서 C1의 위치로 변화한다.
한편, 3 사분면의 면방전영역의 경계치를 따라 변화하는 셀전압이 스캔전극(Y)과 서스테인전극(Z)간에 방전개시전압인 F지점까지 오게 되면, 스캔전극(Y)과 어드레스전극(X) 사이에서 대향방전이 일어난다.
스캔전극(Y)에 상승램프파형이 계속해서 인가되는 동안 셀전압은 F지점을 지나서 스캔전극(Y)과 서스테인전극(Z)간의 대향방전영역의 경계면을 따라서 이동하여 A2 지점으로 변화한다. 대향방전이 일어나는 시점부터는 방전공간에서 면방전과 대향방전이 동시에 일어나는 것으로 어드레스전극(X)에도 벽전하가 형성되므로 벽전압은 기울기 1의 크기로 C1에서C2의 위치로 변화한다.
도 9를 참조하면, 스캔전극(Y)에 상승램프파형(Ramp-Up)에 이어지는 하강램프파형(Ramp-Down)이 인가되면 A2 지점에 위치한 셀전압은 Y(-)방향으로 변화하다가 서스테인전극(Z)에 인가되는 정극성의 전압(Vz)에 의한 변화량인 A2에서 A3로의 벡터를 더하였을 경우 방전개시전압이 되는 시점에서 스캔전극(Y)과 서스테인전극(Z)간에 방전이 발생하게 된다. 이 때 A4 시점에서 발생되는 방전에 의한 벽전하의 변화로 벽전압은 C2에서 C3지점으로 변화한다. 계속해서 인가되는 하강램프파형(Ramp-Down)에 의해 셀전압은 스캔전극(Y)과 서스테인전극(Z)간의 면방전영역을 따라서 X(+)방향으로 상승하다가 F'지점에서는 스캔전극(Y)과 어드레스전극(X)간에 대향방전이 발생한다. 스캔전극(Y)과 어드레스전극(X)간에 대향방전이 발생하면 벽전압은 1의 기울기로 C3에서 A0지점으로 변화한다.
이처럼 종래의 PDP의 구동방법에 의하면 최소 계조표현을 하는 과정에서도 계조표현에 계산된 서스테인방전이 필수적일 뿐만 아니라, 어드레스기간과 리셋 기간에도 방전이 발생하게 된다. 도 4에 나타난 광파형을 참조하여도 알 수 있듯이, 최소의 계조표현을 위한 프레임에도 어드레스기간, 서스테인 기간 및 다음 프레임의 리셋 기간에서 발생하는 방전에 의한 광량이 더해져서 저계조 표현력이 저하된다. 이처럼 저계조 표현력이 떨어지게 되면 저계조와 고계조의 대비에 대한 콘트라스트도 저하되는 문제점이 발생한다.
따라서, 본 발명의 목적은 저계조 표현력을 향상시킬 수 있도록 한 PDP의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 PDP의 구동방법은 최소 휘도값을 가지는 n번째 서브필드는 방전셀을 초기화하기 위한 리셋 기간, 상기 방전셀을 선택하기 위한 어드레스 기간을 가지며 서스테인방전을 하는 서스테인 기간을 생략하며, n+1번째 서브필드는 상기 방전셀을 초기화하기 위한 리셋 기간을 포함한다.
상기 n번째 서브필드에 있어서 리셋 기간은 스캔전극에 서스테인전압값의 제 1 전압레벨에서 방전개시전압 이상의 전압값인 제 2 전압레벨까지 점진적으로 전압이 상승하는 상승램프파형을 인가하는 단계와, 상기 상승램프파형에 이어서 상기 제 1 전압레벨에서 부극성의 전압값이 제 3 전압레벨까지 점진적으로 전압이 하강하는 하강램프파형을 인가하는 단계를 포함한다.
상기 제 3 전압레벨은 상기 스캔전극에 정극성의 벽전하를 생성하고 상기 서스테인전극에 부극성의 벽전하를 생성하여 상기 상승램프파형에 의해 상기 스캔전극에 형성된 부극성의 벽전하와 상기 서스테인전극에 형성된 정극성의 벽전하들 중 불요 벽전하를 충분히 소거할 수 있는 방전을 일으킨다.
상기 n+1번째 서브필드에 있어서 리셋 기간은 기저전압에서 상기 제 2 전압레벨까지 점진적으로 전압값이 상승하는 상승램프파형을 인가하는 단계와, 상기 제 1 전압레벨에서 상기 제 3 전압레벨까지 점진적으로 전압값이 내려가는 하강램프파형을 인가하는 단계를 포함한다.
상기 n+1번째 서브필드에 있어서 리셋 기간은 상기 기저전압에서 상기 제 1 전압레벨까지 상승램프파형을 인가하는 단계와, 상기 제 1 전압레벨을 유지하는 단계와, 상기 제 1 전압레벨에서 상기 제 2 전압레벨까지 상승램프파형을 인가하는 단계를 포함한다.
제 2 항, 제 4 항 및 제 5 항 중 어느 한 항에 있어서, 상기 하강램프파형을 인가하는 동안 상기 서스테인전극에 정극성의 전압을 더 인가한다.
상기 정극성의 전압은 서스테인전압값이다.
상기 n+1번째 서브필드동안 상기 서스테인전극에 상기 정극성의 전압을 더 인가하는 단계는, 상기 상승램프파형의 후반부에 기저전압에서 전압을 플로팅하는 단계와, 상기 플로팅전압에서 이어서 상기 정극성의 전압을 인가하는 단계를 포함한다.
상기 n+1번째 서브필드동안 상기 서스테인전극에 상기 정극성의 전압을 더 인가하는 단계는, 상기 상승램프파형의 후반부에 기저전압에서 서스테인전압값보다 낮은 전압까지 상승램프파형을 인가하는 단계와, 상기 상승램프파형에 이어서 상기 정극성의 전압을 인가하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 10 내지 도 19를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 10은 본 발명의 제 1 실시 예에 의한 PDP의 저계조 표현을 위한 구동방법을 나타내는 구동파형이다.
도 10을 참조하면, 본 발명의 제 1 실시 예에 의한 PDP의 저계조 표현방법은 최소 휘도값를 지니는 n번 째 서브필드 기간에서 스캔전극(Y)에 스캔펄스를 인가하는 단계와, 어드레스전극에 데이터펄스를 인가하는 단계와, 이어지는 (n+1)번째 서브필드 기간에서, 스캔 전극에 셀을 초기화하기 위한 리셋 펄스를 인가하는 단계를 포함한다.
n번 째 서브필드에서 셋업 기간에는 스캔전극(Y)에 정극성의 서스테인 전압(Vs)에서 점진적으로 전압값이 상승하는 상승램프파형(Ramp-Up)을 인가한다. 상승램프파형(Ramp-Up)은 스캔전극(Y)과 서스테인전극(Z)의 방전개시전압 이상의 전압값까지 인가한다. 스캔전극(Y)에 인가되는 상승램프파형(Ramp-Up)에 의해 대향 방전개시전압보다 낮은 면 방전개시전압값을 가지는 스캔전극(Y)과 서스테인전극(Z)간에 방전이 발생하게 된다. 면방전이 발생하는 것에 따라 스캔전극(Y)과 서스테인전극(Z)간에는 벽전하가 형성된다. 즉, 스캔전극(Y)에는 부극성(-)의 벽전하가 형성되고, 서스테인전극(Z)에는 정극성(+)의 벽전하가 형성된다. 서스테인전극(Z)에는 외부인가전압인 상승램프파형(Ramp-Up)과 반대 극성의 벽전하가 형성되는 것에 따라 셀전압은 방전개시전압 미만으로 떨어지게 되고, 계속해서 인가되는 상승램프파형(Ramp-Up)에 따라 다시 방전개시전압이 되면 방전이 발생하면서 벽전하가 더 형성된다. 이러한 과정을 반복하면서, 상승램프파형이 인가되는 동안에 셀전압은 방전개시전압 근처의 값에서 변화가 없으면서 벽전하는 점점 증가하여 형성된다.
또한, 상승램프파형은 실제적으로 스캔전극(Y)과 어드레스전극(X)간에 방전개시전압 이상으로 인가되므로 대향 방전개시전압값에 도달하면 스캔전극(Y)과 어드레스전극(X)간에도 방전이 개시되고 벽전하가 생성된다. 즉, 스캔전극(Y)에는 부극성(-)의 벽전하가 더 형성되고, 어드레스전극(X)에는 정극성(+)의 벽전하가 소량 형성된다.
결과적으로, 셋업 기간 완료 후 방전셀에는 도 11과 같이 스캔전극(Y)에는 다량의 부극성(-)의 벽전하가 형성되고, 서스테인전극(Z)과 어드레스전극(X)에는 정극성(+)의 벽전하가 형성된다.
셋업 기간에 이어지는 셋다운 기간에는 스캔전극(Y)에 서스테인전압(Vs)에서 부극성의 전압까지 점진적으로 전압이 떨어지는 하강램프파형(Ramp-Down)이 인가된다. 하강램프파형이 인가되는 과정에서 방전셀마다의 벽전하 조건이 다른 상태에서 외부 인가전압과 벽전압의 합이 방전개시전압에 도달하는 셀들은 방전을 개시한다. 부극성의 전압까지 인가되는 과정에서 스캔전극(Y)에 형성된 부극성의 벽전하와 서스테인전극(Z)에 형성된 정극성의 벽전하에 의한 벽전압의 차이와 스캔전극(Y)에 인가되는 부극성의 전압의 합이 방전개시전압에 도달하면 방전이 개시되고, 스캔전극(Y)에는 정극성(+) 벽전하가 형성되면서 기존의 부극성(-)의 벽전하의 양이 줄어들고, 서스테인전극(Z)에는 부극성(-)의 벽전하가 형성되면서 기존에 소량이 있던 정극성(+)의 벽전하를 소거하고 소량의 부극성(-) 벽전하가 형성된다.
결과적으로 셋다운 기간까지의 방전에 의해서 전셀들에는 도 12와 같이, 스캔전극(Y)에는 소량의 부극성(-)의 벽전하가 형성되고, 서스테인전극(Z)에는 벽전하를 거의 가지지 않는 상태로 된다. 또한 어드레스전극(X)에는 정극성(+)의 벽전하가 형성된 상태로 균일하게 된다.
즉, 다시 말해 스캔전극(Y)과 서스테인전극(Z)간에는 서스테인전극(Z)에 좀 더 높은 전위가 형성되고, 어드레스전극(X)과 서스테인전극(Z)에는 어드레스전극(X)에 높은 전위가 형성되어 방전곡선상에서는 제 1 사분면 상으로 벽전압이 조정된다.
도 13을 참조하면, 방전곡선상에서 제 1 사분면으로 조정된 상태에서 어드레스 기간에 외부 인가전압으로 스캔전극(Y)에 부극성의 전압과 어드레스전극(X)에 정극성의 전압을 인가하면 셀 전압은 Z(+) 방향으로 이동하는 벡터양과 Y(-)방향으로 이동하는 벡터 양에 의한 변화량의 합인 A1지점으로 변화한다. 즉, 제 1 사분면에 위치한 스캔전극(Y)과 어드레스전극(X)간에 면방전개시전압 경계를 넘어서게 되므로 방전이 발생한다. 또한, 방전에 의해 벽전하의 반전으로 인해 스캔전극(Y)에 형성되는 정극성의 벽전하와 어드레스전극(X)에 형성되는 부극성의 벽전하로 인하여 벽전압은 스캔전극(Y)과 어드레스전극(X)간의 전위차가 스캔전극(Y)과 서스테인전극(Z)간의 전위차보다 두 배로 변하게 되어 2의 기울기로 전압곡선상을 이동하게 되어 C1의 지점으로 변화한다.
n번째 어드레스기간에 이어서 다음 서브필드인 (n+1)번째 서브필드의 시작기간에는 기저전압에서부터 점진적으로 전압이 상승하는 상승램프파형을 인가한다. 상승램프파형(Ramp-Up)은 스캔전극(Y)과 서스테인전극(Z)간의 방전개시전압보다 높은 전압값인 Vy 까지 인가된다. 상승램프파형(Ramp-Up)의 인가로 C1에 위치한 셀전압은 도 14와 같이 Y(+)방향으로 이동하여 스캔전극(Y)과 서스테인전극(Z)간의 면방전 개시전압인 Vtyz축에 도달한다. 셀전압이 면방전개시전압이 되면 스캔전극(Y)과 서스테인전극(Z)간에는 방전이 발생한다. 상승램프파형은 Vy의 전압값까지 상승하고 면방전개시전압에 도달한 이후부터 벽전하의 생성에 의해 셀전압은 방전개시전압 이하로 떨어졌다가 다시 방전개시전압에 도달하면 방전을 일으키는 약방전을 하면서 3사분면의 스캔전극(Y)과 서스테인전극(Z)간의 면방전경계영역을 따라 아래로 변화한다. 셀전압이 면방전경계영역을 경과하는 동안 방전에 의한 벽전하의 생성으로 벽전압은 1/2의 기울기를 가지고 C2지점으로 변화한다.
F지점을 지나면서 셀전압은 스캔전극(Y)과 어드레스전극(X)간에 대향방전영역을 따라 변화한다. 셀전압이 F지점을 지나면서 대향방전영역을 따라 변화하는 동안 방전셀 내에서는 면방전과 대향방전이 모두 발생하여 벽전압은 C2의 지점에서 C3의 지점으로 변화한다.
셋업 기간에 인가되는 상승램프파형(Ramp-Up)에 의해 A2지점으로 이동한 셀전압은 셋다운 기간에 인가되는 하강램프파형(Ramp-Down)에 의해 도 15와 같이, Y(-)방향으로 이동한다. 셋다운 기간 동안, 서스테인전극(Z)에는 정극성의 전압이 인가된다. 이때 인가하는 정극성의 전압은 서스테인전압값을 가지는 구형파를 인가한다. 서스테인전극(Z)에 인가되는 정극성의 전압에 의해 셀전압은 Z(+)방향으로 변화한다. 결국, 서스테인전극(Z)에 인가되는 전압의 합과 하강램프파형(Ramp-Down)에 의한 전압변화의 합이 스캔전극(Y)과 서스테인전극(Z)간의 방전개시전압에 도달하는 순간 방전이 개시된다. 스캔전극(Y)과 서스테인전극(Z)간에 약방전이 발생하는 동안 벽전압은 C3에서 C4까지 1/2의 기울기를 가지고 변화한다. Vy1의 전압까지 하강하는 하강램프파형(Ramp-Down)에 의해 셀전압은 면방전영역을 따라 F1지점까지 상승한다. 셀전압이 F1지점에 도달하게 되면 스캔전극(Y)과 어드레스전극(X)간에는 대향방전이 발생되고 어드레스전극(X)에도 형성되는 벽전하에 의해 벽전압은 기울기 1의 크기로 C4에서 C5 지점으로 변화한다.
이처럼, 본 발명에 따른 PDP의 저계조 표현방법은 최소 휘도값을 가지는 n번째 서브필드의 서스테인 기간을 생략하여 강방전인 서스테인방전에 의한 광량을 없앨 수 있다. 이 대신 약방전인 어드레스 방전과, (n+1)번째 서브필드의 리셋기간 에 발생하는 광량을 이용하여 최소 휘도를 표현하므로 저계조 표현력을 높일 수 있다. 실질적으로 기존의 PDP구동방법에서는 최소 계조의 표현시에 조도는 3cd이상이 되었지만, 본 발명의 PDP구동방법에 의한 최소 계조의 표현은 1cd의 조도를 표현할 수 있다. 본 발명의 PDP구동방법은 저계조 표현력을 높임으로 인해 명암비도 개선할 수 있다.
도 16은 본 발명의 제 2 실시 예에 의한 PDP의 저계조 표현방법을 나타내는 구동파형이다.
조 16을 참조하면, 본 발명의 제 2 실시 예에 의한 PDP의 저계조 표현방법은 최소 휘도값를 지니는 n번 째 서브필드 기간에서 스캔전극(Y)에 스캔펄스를 인가하는 단계와, 어드레스전극(X)에 데이터펄스를 인가하는 단계와, 이어지는 (n+1)번째 서브필드 기간에서, 스캔 전극(Y)에 셀을 초기화하기 위한 리셋 펄스를 인가하는 단계를 포함한다.
이 실시 예에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 상세한 설명을 생략하기로 한다.
이 실시 예에서는 최소 휘도값를 지니는 n번째 서브필드 기간에서 이어지는 (n+1)번째 서브필드 기간에서 인가하는 상승램프파형(Ramp-Up)은 기저전압에서 서스테인전압값까지 상승하는 램프파형을 인가하는 단계와, 상기 서스테인전압값을 유지하는 단계와, 상기 서스테인전압값에서 스캔전극(Y)과 서스테인전극(Z)간의 방전개시전압보다 높은 전압값인 Vy까지 상승하는 램프파형을 인가하는 단계를 포함한다. 이 실시 예에서 인가하는 상승램프파형은 구동파형의 기능적인 면에 있어서 는 제 1 실시 예에서 나타난 기저전압에서 Vy까지 연속적으로 상승하는 램프파형과 실질적으로 큰 차이는 없다. 하지만 제 2 실시 예에 의한 구동파형은 이것을 구현하기 위한 회로의 구성을 더 쉽게 할 수 있다. 즉, 서스테인전압원을 이용하여 서스테인전압값까지 램프파형을 인가하고, 이 전압값에 다시 전압값을 더하여 Vy까지 상승하는 램프파형을 구현할 수 있다.
도 17은 본 발명의 제 3 실시 예에 의한 저계조를 표현방법을 나타내는 구동파형이다.
도 17을 참조하면, 본 발명의 제 3 실시 예에 의한 PDP의 저계조 표현방법은 최소 휘도값를 지니는 n번째 서브필드 기간에서 스캔전극(Y)에 스캔펄스를 인가하는 단계와, 어드레스전극(X)에 데이터펄스를 인가하는 단계와, 이어지는 (n+1)번째 서브필드 기간에서, 스캔 전극(Y)에 셀을 초기화하기 위한 리셋 펄스를 인가하는 단계를 포함한다.
최소 휘도값를 가지는 n번째 서브필드의 어드레스 기간이 완료된 후, 이어지는 서브필드인 (n+1)번째 서브필드의 셋업기간이 완료된 후 방전셀의 벽전압은 도 15 에 표현된 C3지점에 위치하게 된다.
하지만 방전셀 각각은 다른 셀 조건을 가지고 있다. 방전셀의 셀 조건은 제작당시부터 패널의 특성에 기인할 수 있고 방전셀의 방전횟수와 양에 따라 벽전하의 조건이 불균일한 것에 기인하기도 한다. 이러한 불균일한 조건을 균일하게 하기 위하여 리셋 기간동안 벽전하 조건을 균일하게 하지만 실질적으로 모든 셀이 완전히 균일한 상태로 형성되지는 않는다.
도 18을 참조하면, 셋업 기간을 완료한 후 방전셀의 벽전하가 C3위치에 형성되어 있지 않고 C3'위치에 형성되어 있는 예가 나타나 있다. 이러한 벽전압 조건은 스캔전극(Y)과 서스테인전극(Z)간의 방전개시전압에 아주 근접한 상태로서 서스테인전극(Z)에 정극성의 전압이 인가되거나 스캔전극(Y)에 부극성의 전압이 인가될 경우 방전이 발생하게 된다. 셋업 기간이후 셋다운 기간에는 서스테인전극(Z)에 정극성의 전압이 인가되지만, 스캔전극(Y)에도 정극성의 전압에서 하강하는 램프파형이 인가되므로 강방전이 발생하지는 않는다. 하지만, 상승램프파형(Ramp-Up)이 인가된 후 하강램프파형(Ramp-Down)이 인가되기 직전 아주 작은 타이밍이지만 스캔전극(Y)에는 전압이 인가되지 않고, 서스테인전극(Z)에 정극성의 전압이 먼저 인가 될 경우가 있다. 이럴 경우, C3'지점에 위치한 벽전압에서 서스테인전극(Z)에 인가되는 정극성의 전압에 의해 순간적으로 스캔전극(Y)과 서스테인전극(Z)간의 방전개시전압을 넘게 되어 강방전이 발생한다. 이러한 현상은 패널특성이나 방전셀의 불균일에 기인한 것으로 결국 오방전으로 나타난다.
따라서, 제 3 실시 예에 의한 PDP의 저계조 표현방법은 휘도값가 가장 작은 n번째 서브필드에 이어지는 (n+1)번째 서브필드의 셋다운 기간에 서스테인전극(Z)에 인가되는 정극성의 전압을 인가하는 방법은 셋업기간의 후반부에 서스테인전극(Z)의 전압을 플로팅시키는 단계와, 서스테인전극(Z)에 서스테인전압값의 구형파를 인가하는 단계를 포함한다. 이렇게 서스테인전압값의 구형파를 바로 인가하지 않고 전압을 플로팅시킨 상태에서 인가하면, 패널의 특성에 따라 셋업기간에서 셋다운기간으로 이어지는 순간에 강방전이 발생하는 것을 방지할 수 있다. 따라서, 오방전을 방지할 수 있다.
도 19는 본 발명의 제 4 실시 예에 의한 PDP의 저계조 표현방법을 나타내는 도면이다.
도 19를 참조하면, 본 발명의 제 4 실시 예에 의한 PDP의 저계조 표현방법은 최소 휘도값를 지니는 n번째 서브필드 기간에서 스캔전극(Y)에 스캔펄스를 인가하는 단계와, 어드레스전극(X)에 데이터펄스를 인가하는 단계와, 이어지는 (n+1)번째 서브필드 기간에서, 스캔전극(Y)에 셀을 초기화하기 위한 리셋 펄스를 인가하는 단계를 포함한다.
이 실시 예에서는 셋업기간에서 셋다운기간으로 이어지는 순간에 서스테인전극(Z)에 정극성의 전압을 인가하는 방법은 셋업기간의 후반부에 상승램프파형(Ramp-Up)을 인가하는 단계와, 셋다운기간의 시작시점에 서스테인전압값의 구형파를 인가하는 단계를 포함한다.
셋업 기간의 후반부에 상승램프파형(Ramp-Up)을 인가함으로써 제 3 실시 예에서와 같이, 강방전의 발생을 방지하여 오방전을 막을 수 있다.
셋업 기간의 후반부에 상승램프파형(Ramp-Up)을 인가하는 타이밍은 강방전의 발생을 방지할 수 있는 기울기를 가지는 상승램프파형(Ramp-Up)을 인가할 수 있는 시간적 여유가 주어지면 된다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법에 의하면 최소 휘도값을 가지는 서브필드의 서스테인기간을 생략하고 어드레스 기간에서 발생하는 광량과 다음 서브필드의 리셋 기간에서 발생하는 광량만으로 최소 휘도값의 계조를 표현함으로써 저계조 표현력을 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 상부기판상에 평행하게 형성된 다수의 스캔전극 및 서스테인전극과, 하부기판상에 상기 스캔전극 및 서스테인전극과 교차하는 방향으로 형성된 다수의 어드레스전극을 구비하고, 상기 전극들의 교차부에 형성된 방전셀을 다수의 서브필드로 시분할 구동하는 플라즈마 디스플레이 패널에 있어서,
    n번째 서브필드에 리셋 펄스를 인가하는 단계와;
    상기 n번째 서브필드의 방전셀을 선택하기 위한 어드레스 펄스를 인가하는 단계와;
    상기 n번째 서브필드의 방전셀에 서스테인방전을 생략하고, n+1번째 서브필드에 리셋 펄스를 인가하는 단계를 포함하며,
    상기 n+1번째 서브필드에 리셋 펄스를 인가하는 단계는,
    기저전압에서 방전개시전압 이상의 전압인 제 2 전압레벨까지 점진적으로 전압이 상승하는 상승파형을 인가하는 단계와;
    스캔전극에 서스테인전압인 제 1 전압레벨에서 부극성의 전압인 제 3 전압레벨까지 점진적으로 전압이 내려가는 하강파형을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 n번째 서브필드에 리셋 펄스를 인가하는 단계는,
    상기 제 1 전압레벨에서 상기 제 2 전압레벨까지 점진적으로 전압이 상승하는 상승파형을 인가하는 단계와;
    상기 제 1 전압레벨에서 부극성의 전압이 제 3 전압레벨까지 점진적으로 전압이 하강하는 하강파형을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 제 3 전압레벨은 상기 스캔전극에 정극성의 벽전하를 생성하고 상기 서스테인전극에 부극성의 벽전하를 생성하여 상기 상승파형에 의해 상기 스캔전극에 형성된 부극성의 벽전하와 상기 서스테인전극에 형성된 정극성의 벽전하들 중 불요 벽전하를 충분히 소거할 수 있는 방전을 일으키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 기저전압에서 상기 제 2 전압레벨까지 점진적으로 전압이 상승하는 상승파형을 인가하는 단계는,
    상기 기저전압에서 상기 제 1 전압레벨까지 점진적으로 전압이 상승하는 상승파형을 인가하는 단계와;
    상기 제 1 전압레벨을 유지하는 단계와;
    상기 제 1 전압레벨에서 상기 제 2 전압레벨까지 점진적으로 전압이 상승하는 상승파형을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 하강파형을 인가하는 동안 상기 서스테인전극에 정극성의 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 6 항에 있어서,
    상기 정극성의 전압은 서스테인전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 6 항에 있어서,
    상기 서스테인전극에 상기 정극성의 전압을 더 인가하는 단계는,
    상기 n+1번째 서브필드동안 상기 상승파형의 후반부에 기저전압에서 전압을 플로팅하는 단계와;
    상기 정극성의 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 6 항에 있어서,
    상기 서스테인전극에 상기 정극성의 전압을 더 인가하는 단계는,
    상기 n+1번째 서브필드동안 상기 스캔전극에 인가되는 상승파형의 후반부에 상기 서스테인전극에 보조 파형을 더 인가하는 단계와;
    상기 서스테인전극에 상기 정극성의 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 9 항에 있어서,
    상기 보조 파형은 기저전압에서 상기 서스테인전압보다 낮은 전압까지 점진적으로 전압이 상승하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 1 항에 있어서,
    상기 n번째 서브필드는 최소 휘도를 구현하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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